<span style='color:red'>芯动神州</span>丨ADCS16162替代AD7616：串行接口无缝替换设计验证
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芯动神州丨ADCS16162替代AD7616：串行接口无缝替换设计验证

　　ADCS16162是面向工业数据采集的16通道、16位、双路同步采样ADC，支持±10V/±5V/±2.5V三种双极性量程，吞吐率2MSPS，±10V量程下SNR典型值90.5dB，模拟输入阻抗恒定1MΩ，单5V供电。器件采用80引脚LQFP封装，引脚定义与AD7616完全一致，寄存器映射兼容，软件层面高度可移植。在数字接口中，串行SPI模式因其引脚占用少、布线简洁，是电力保护继电器、多相电机控制、工业数据采集系统中使用最广泛的配置形式。本文聚焦：从AD7616迁移至ADCS16162时，串行接口的兼容性验证方法。　　一、串行接口引脚与协议兼容性　　ADCS16162的串行接口引脚包括SCLK(串行时钟输入)、CSb(片选)、SDOA/SDOB(串行数据输出)、SDI(串行数据输入)。引脚定义、功能复用与AD7616完全一致，迁移时无需修改PCB布线、无需重做封装适配。寄存器映射层面，ADCS16162兼容AD7616的寄存器地址分配与位域语义，现有驱动代码可在不修改寄存器操作序列的前提下直接复用。上述兼容性意味着，迁移工作的重心不在"改什么"，而在"验证什么"——确认现有设计在ADCS16162的时序规格范围内正常工作。　　二、串行时序兼容性验证　　表1列出两器件串行模式时序规格的完整对照。该表的核心结论是：11项串行时序参数中，8项规格完全一致，3项为SCLK时钟脉宽的裕量调整，不影响绝大多数应用场景。　　表1.串行模式时序参数兼容性对照　　片选建立与保持时间、数据输出访问与保持时间、数据输入建立与保持时间、输出三态恢复时间——这些直接决定SPI数据帧读写可靠性的参数，两器件规格完全一致。这意味着，若原系统的SPI时序设计满足AD7616规格要求，则串行接口层面迁移至ADCS16162后可直接正常工作，无需修改PCB或调整信号走线。　　三、SCLK时钟裕量验证　　SCLK相关的三项参数(fSCLK、tSCLK_LOW、tSCLK_HIGH)在ADCS16162中给出了更宽裕的规格边界。理解该裕量的工程含义，是验证迁移可行性的关键。ADCS16162的SCLK低电平与高电平最小脉宽分别为14ns，对应理论最高SCLK频率约35.7MHz，实际规格标注为35MHz。该频率覆盖了工业数据采集系统中的主流SPI时钟配置——电力保护继电器与多相电机控制系统中，SPI时钟频率通常配置在10MHz~25MHz范围内，远低于35MHz上限。　　迁移验证中需确认以下情形：　　情形一：原系统SCLK≤35MHz。该条件覆盖了绝大多数工业应用场景。此范围内两器件的所有串行时序参数均满足要求，SPI配置无需修改，可直接替换。　　情形二：原系统SCLK为35MHz~50MHz。需将SPI分频系数调整至fSCLK≤35MHz。以40MHz降为35MHz为例，单次16位数据帧的传输时间从400ns增至约457ns，增量约57ns。该增量在tCYCLE约束内可自然吸收，不影响采样率。若固件采用固定延时等待数据帧传输完成，应同步调整延时参数。　　情形三：原系统SCLK脉宽接近极限。部分SPI主机在产生高频时钟时，SCLK低电平与高电平脉宽并不严格对称。若原设计在AD7616下以接近8ns低电平脉宽运行，迁移后须确保低电平脉宽不低于14ns。该约束通常通过调整SPI分频系数实现，不涉及硬件修改。　　四、转换周期与吞吐率验证　　ADCS16162采用8核并行采样架构，8对通道可同时转换，16通道全部采集耗时约4μs，总吞吐率达2MSPS。该架构在保证16通道同步性的同时，提供了更高的整体吞吐率。表2对照两器件的通用时序参数。　　表2. 通用时序参数对照　　CONVST触发时序、BUSY延迟、片选建立、静默时间等控制信号参数两器件完全一致。BUSY信号的行为定义在两器件中相同：CONVST上升沿后变高，转换完成后变低，数据在BUSY下降沿后可读。该握手机制是迁移设计的便利基础——只要固件以BUSY下降沿作为读取触发而非依赖固定延时，即可直接适配。　　迁移验证中需确认的转换周期参数：　　CONVST触发间隔：ADCS16162的tCYCLE最小值为4.5μs。若原系统采用BUSY下降沿硬件握手触发下一次转换，直接通过;若采用固定定时触发，验证间隔不低于4.5μs。　　突发模式BUSY时序：突发模式下，ADCS16162内部自动生成转换脉冲，16通道全部转换完成后BUSY高电平时间约13μs。若原固件以固定延时等待BUSY拉低，应改为下降沿中断或查询方式触发后续操作。　　五、迁移验证流程　　基于上述兼容性分析，从AD7616迁移至ADCS16162的串行接口设计验证可归纳为五步流程。多数系统中，步骤一可直接通过，后续步骤为标准化验证项。　　步骤一：SCLK频率验证。读取原系统SPI分频配置，计算实际SCLK频率。若fSCLK≤35MHz，直接通过。该条件覆盖了电力保护继电器、多相电机控制等主流工业场景的典型配置。若fSCLK>35MHz，调整分频系数即可，不涉及硬件变更。　　步骤二：CONVST周期验证。读取原系统CONVST触发间隔。若采用BUSY下降沿硬件握手，直接通过——该握手时序两器件完全一致。若采用固定定时触发，验证间隔不低于4.5μs。突发模式下，验证BUSY等待逻辑改为下降沿触发。　　步骤三：复位时序验证。完全复位后须等待15ms以上再进行寄存器操作。该要求源自内部基准电压建立至16位精度所需时间，AD7616数据手册与ADCS16162应用笔记均规定为15ms，原系统若已遵循该规定可直接通过。　　步骤四：寄存器读写验证。向输入范围寄存器A1写入±5V量程配置(8'b10101010)，回读该地址，回读值与写入值一致即可确认串行接口时序正确。建议将该写入、回读、比对流程纳入驱动初始化环节。　　步骤五：数据帧完整性验证。连续读取16通道转换数据，检查SDOA与SDOB输出是否存在位移或丢帧。若启用CRC功能(CRCEN引脚置高)，验证CRC校验字与转换数据的一致性。　　六、国产替代的工程价值　　ADCS16162在国内量产，封装与引脚定义与AD7616完全一致，现有PCB可原位替换。串行接口时序层面，11项参数中8项完全一致，3项为SCLK裕量调整，在绝大多数工业应用中无需修改SPI配置。8核并行架构提供了2MSPS总吞吐率，16通道全采集时间约4μs。芯动神州本土FAE团队可提供从SPI时序审查、FPGA接口对齐到量产导入的全流程支持，缩短验证周期。
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发布时间：2026-08-26 13:34 阅读量：262 继续阅读>>
<span style='color:red'>芯动神州</span>ADCS16162寄存器写入无效的根因分析：上电初始化机制与复位时序设计
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芯动神州ADCS16162寄存器写入无效的根因分析：上电初始化机制与复位时序设计

　　ADCS16162是面向工业数据采集的16通道、16位、双路同步采样ADC，支持±10V/±5V/±2.5V三种双极性量程，吞吐率2×1MSPS，±10V量程下SNR典型值90.5dB，模拟输入阻抗恒定1MΩ，单5V供电，可直接连接±10V工业信号。在实际应用反馈中，与复位相关的问题出现频率最高，其典型表现为：通道数据可正常读出，但输入范围寄存器配置不生效，回读值始终为复位默认值;或配置±5V量程后，转换结果仍按±10V量程换算。本文结合ADCS16162应用笔记，从器件内部初始化机制出发分析该问题的根因，并给出上电与复位时序的设计规范及验证方法。　　一、根因：寄存器写入落在初始化未完成的窗口内　　ADCS16162的内部初始化分为四个阶段：　　VDRIVE供电稳定后，芯片IO状态稳定;随后模拟电源上电至5V，模拟部分开始工作，生成各种参考电压与参考电流，同时内部数字LDO启动，生成2.6V数字电压。　　数字电压2.5V稳定到门限之后，内部高速振荡器开始工作。　　振荡器稳定到一定频率之后，数字状态机开始工作，完成数字部分的正常初始化，此时芯片才认为系统上电成功。　　复位信号有效后，芯片重新执行初始化，内部基准电压需要重新建立。基准建立到16位精度需要一定时间，在此期间寄存器接口虽可应答，但写入操作不可靠。若将复位处理为瞬时动作，紧随其后的寄存器写入即落在该未就绪窗口内，表现为写入无效、回读值保持复位默认值。　　二、上电与复位时序设计规范　　基于上述初始化机制，应用笔记给出的整机设计规范为：　　上电顺序：VDRIVE供电稳定之后，再将模拟5V电源上电。模拟电源AVDD早于VDRIVE过早上电时，器件可能工作异常，供电顺序本身即为设计约束。　　复位时机：模拟电源稳定后发送一次复位信号，使芯片在完全上电状态下再初始化一次。复位电平建议保持100ms以上，复位结束后再等待100ms方可执行其他操作。　　复位后等待时间：完全复位后应等待15ms以上再进行寄存器操作，该时间用于内部基准电压建立至16位精度;对精度要求不高的应用，该等待时间可缩短至2ms。　　三、复位状态的四点电压验证法　　复位是否完成，无需反复试错，通过万用表测量四个引脚电压即可判断：　　四点电压均符合时，可确认复位与内部电源建立完成;任一点偏差较大，则故障位于电源或复位等硬件环节，应优先排查供电，而非寄存器接口。　　四、寄存器写入的验证方法　　复位确认完成后，通过写入、回读、比对流程验证寄存器接口：向输入范围寄存器A写入±5V量程配置，再回读该地址，回读值与写入值一致方可确认写入成功。建议将该验证流程固化到驱动初始化环节：上电、复位、等待15ms、四点电压确认、寄存器写读比对，五步全部通过后，再进入正常的采样与数据读取。这一流程可将复位类问题与接口类问题、转换链路问题有效隔离，为后续排查建立明确的基准点。　　五、结语　　ADCS16162寄存器写入无效问题，本质是寄存器操作落在内部初始化未完成的窗口内：模拟参考建立、数字LDO启动、振荡器稳定、状态机初始化逐级完成后，器件才具备可靠的寄存器访问条件。设计中遵循VDRIVE先于模拟电源的上电顺序、复位后等待15ms以上，并以四点电压与寄存器写读比对作为验证手段，即可从源头规避此类问题。在时序环节保留足够裕量，ADCS16162的90.5dBSNR与16位精度才能转化为系统级的测量精度。
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发布时间：2026-08-26 09:26 阅读量：249 继续阅读>>
万跳快扫覆盖6.0GHz：<span style='color:red'>芯动神州</span>TRX9361快速跳频测量方案
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万跳快扫覆盖6.0GHz：芯动神州TRX9361快速跳频测量方案

　　6.0 GHz频段，106个56MHz频点，每点驻留100μs——10.6ms完成一次全频段扫描，每秒近100次。这不是宽频带射频采样卡的数据，而是一颗10mm × 10mm封装的RF捷变收发器：芯动神州TRX9361。　　一、为什么要用快速跳频做宽带频谱测量　　频谱监测、信道占用率统计、干扰源定位——这些应用有一个共同特征：覆盖尽可能宽的射频频段，获取信号的有无与强度信息。传统方案通常有两条路径。第一条是宽频带射频数字化采样。使用GHz级采样率ADC或RFSoC直接捕获全频段IQ数据。这种方式信息最完整，但数据量惊人。以2 GHz采样率、12位精度、I/Q双通道为例，每秒原始数据约6 GB。长时间监测对存储容量、传输带宽和后端算力都提出极高要求。第二条是窄带接收机调谐扫描。通过开关切换前端滤波器组，逐段覆盖频段。受限于开关切换时间和滤波器组数量，扫描周期通常在毫秒至百毫秒量级，难以捕获瞬态信号。两条路径的矛盾在于：要么数据量爆炸，要么扫描太慢。但如果重新审视监测目标——很多时候，工程师并不需要完整的IQ波形。频谱占用率统计只需要某个频点有没有信号;干扰排查只需要知道异常信号的频率和强度;信道状态监测只需要判断频段是否被占用。这些场景的共同点是：只关心信号有无和强度，不关心调制内容。这个诉求打开了一条新路径：用窄带RF收发器快速跳频，逐点扫描，每次跳频只读取RSSI值。数据量极小，扫描速度极快。　　二、TRX9361的频率合成器与快速跳频能力　　TRX9361集成用于产生收发本振的两个小数N分频PLL频率合成器(RX和TX各一个)，另有基带PLL产生采样时钟，三者均内置VCO和环路滤波器，不需要任何外部元件。以下参数直接支撑快速跳频应用：　　频率合成器采用小数N分频架构，LO频率可以以2.4 Hz的步长任意设置。这意味着跳频步进不受固定信道栅格约束，可以按需设置：宽扫用56 MHz步进快速覆盖全频段，精扫用更细步进对可疑频段做密集采样。两者可在同一套硬件上通过软件切换，无需更换前端。　　三、快速跳频的工程实现　　本文关于快速跳频机制的描述依据AD9361原厂公开资料，TRX9361相关内容来自项目实测记录;文中项目实测值均标注其适用条件，不应视为全配置通用结论。本文内容不直接适用于其他型号器件。　　常规频率切换的瓶颈　　常规模式下，改变LO频率需要通过SPI写入频率控制字并触发VCO校准。当频率变化超过100MHz时，VCO需要重新搜索和校准，PLL锁定时间显著增加。以40MHz参考时钟、TDD模式为例，VCO校准约需43μs，PLL锁定约需20μs。如果频率变化超过100MHz，还需触发额外校准流程，总时间可达数百微秒。对于每秒上万次跳频的场景，常规模式的校准开销不可接受。　　Fast Lock机制　　该架构提供FastLock模式。其核心思路是：在系统初始化阶段，预先对所有目标跳频频率完成VCO校准，将校准结果(VCO调谐电压、电荷泵电流等参数)存入芯片内部Profile寄存器。芯片最多可存储8组FastLockProfile。跳频时，通过SPI或CTRL_IN硬件引脚直接调用已保存的Profile，跳过VCO搜索过程，PLL锁定时间缩减至约15–25μs。其中CTRL_IN引脚控制方式延迟最低、时序最确定，适合高密度跳频场景。TRX9361数据手册确认器件提供"四个实时I/O控制引脚"，可用于此目的。当跳频点超过8个时，可将多余Profile存放在基带处理器中运行时动态加载，但会增加SPI写入开销，需要在跳频密度和Profile管理之间做工程权衡。　　跳频时序设计　　以监测8个56MHz宽信道为例，设计每次跳频驻留100μs：　　PLL锁定(FastLock模式)：约20μs　　AGC稳定与RSSI采样：约60μs　　SPI读取RSSI+Profile切换准备：约20μs　　单次跳频周期：100μs　　8信道全扫描：800μs　　每秒扫描次数：约1250次　　每秒RSSI数据量：约10000个读数，每个2字节，总计约20kB/s　　对比全带宽IQ采集：以该架构最大采样率61.44MSPS、16位I/Q双通道存储计算，每秒原始数据约246MB。跳频扫描的数据量降低了四个数量级。一台普通嵌入式处理器即可实时处理全部扫描数据，无需高端PC或大容量存储。　　全频段扫描的Profile管理　　当目标是从70MHz到6.0GHz做全频段扫描(约106个56MHz频点)，8组片上Profile不足以覆盖所有频点。工程上可采用分段策略：　　将106个频点分为若干组，每组8个频点对应一组Profile　　扫描完当前组后，通过SPI从基带处理器加载下一组Profile　　Profile加载期间暂停跳频，加载完成后继续扫描　　每次加载8个Profile的SPI写入时间约需数十微秒，对整体扫描周期的影响可忽略。全频段扫描约需10–11ms(含Profile加载开销)，每秒可完成近100次完整频段扫描。　　四、应用场景　　频谱占用率统计：在70MHz–6.0GHz范围内按56MHz步进扫描，106个频点，每点100μs，全频段扫描约10.6ms，每秒近100次完整扫描。适合长期频谱占用率监测、无线电管理巡检、频谱资源规划数据采集。　　信道状态监测：对特定通信频段做密集扫描。例如在1.7–2.2GHz的3GPP频段内以较细步进扫描，快速发现空闲信道，支撑动态频谱接入(DSA)和认知无线电应用。　　瞬态干扰捕获：FastLock模式下约20μs的PLL锁定时间，配合RSSI快速采样，可捕获毫秒级瞬态干扰信号。对干扰源定位、频谱合规测试有直接价值。　　多节点协同监测：TRX9361支持多器件同步功能。多颗芯片共享同一参考时钟，多芯片同步功能可实现多节点时间对齐，支撑TDOA到达时差定位等高级监测手段。　　五、自主可控　　TRX9361在国内量产，封装与引脚定义与AD9361一致。现有基于AD9361的FPGA驱动代码、SPI配置序列、FastLockProfile管理逻辑可直接复用，迁移验证成本低。芯动神州本土FAE团队可提供接口调试到量产导入的全流程技术支持。　　六、结语　　当射频工程师手里只有一颗56MHz带宽的收发器，面对6.0GHz的频谱空间，不必在宽频带采样卡和慢速机械调谐之间二选一。TRX9361以2.4Hz的LO步长、FastLock机制的微秒级锁定和片上RSSI，给出了第三条路：用速度换带宽，用窄带逐点扫描替代全频段采集。这对频谱监测、信道占用率统计、瞬态干扰捕获这些"只关心信号有无"的场景，是一套值得纳入设计选型的工程方案。
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发布时间：2026-08-24 10:50 阅读量：273 继续阅读>>
<span style='color:red'>芯动神州</span>丨TRX9361发射镜像为何随上电波动？TX正交校准机制与排查方法
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芯动神州丨TRX9361发射镜像为何随上电波动？TX正交校准机制与排查方法

　　在TRX9361射频系统开发中，曾遇到这样一种现象：同一块板卡、同一频点和配置，首次上电时发射镜像可以达到-55dBc，重新上电后却变成-35dBc，多次上电结果还不完全一致。为什么载波馈通相对稳定，镜像却会明显波动?这类问题首先应从I/Q失配、TX正交校准(TXQuadCal)以及校准测试链路入手排查。本文将结合TRX9361项目实测经验进行分析。　　一、镜像为什么会变化?　　理想的正交调制要求I、Q两路幅度一致、相位保持90°正交。实际链路中存在幅度误差和相位误差，就会产生镜像分量。工程上常用近似关系理解：1°相位误差≈-41dBc，1dB增益误差≈-25dBc。但这只是理论近似，实际镜像还会受到PA、巴伦、滤波器、匹配网络、温度、电源以及测试仪器等因素影响。因此，测到-35dBc时，不能简单判断为某一个参数超差，而应结合芯片内部校准状态共同分析。　　二、TX Quad Cal到底在做什么?　　TXQuadCal利用芯片内部测试信号和RX测量链路，对TX路径的幅度、相位及DC误差进行测量，并计算相应的校正量。　　启动方式为：0x016[D4]=1　　校准结束后，该Bit会自动清零。　　但这里需要区分三个概念：写入启动命令≠校准真正运行≠算法已经收敛。　　写入0x016[D4]=1后，应确认该位实际置位，或者观察0x017[D7:D4]进入TX1/TX2校准状态，例如0x4、0x5，随后再等待0x016[D4]自清零。　　一次启动多个校准项目时，0x016[D4]只表示TXQuadCal这一项结束，还应确认0x017[D7:D4]最终进入0x1，或逐项确认相关启动状态。　　等待策略还取决于0x0A1[D7]：　　D7=0：普通计数模式，0x0A9用于限制最大算法运行时间;　　D7=1：FreeRun模式，0x0A9被忽略，算法可能持续运行;　　因此软件应设置独立watchdog，避免无边界轮询。需要注意，watchdog到期只能说明“在软件等待窗口内未完成”，不能直接等同于芯片校准失败，最终仍应结合0x016、0x0A7/0x0A8等状态判断。　　三、真正判断是否收敛，要看0x0A7/0x0A8　　TX1状态位位于：0x0A7[D1:D0]　　TX2状态位位于：0x0A8[D1:D0]　　其中D1、D0分别表示载波馈通测试分量和不需要的SSB测试分量是否降低到对应门限以下。　　因此工程上可重点检查：　　TX1：0x0A7[D1:D0]=11b　　TX2：0x0A8[D1:D0]=11b　　但要注意：状态位为11b，只代表芯片内部算法达到配置门限，并不代表外部频谱上的镜像指标一定满足产品要求。　　同时，只有确认本次TXQuadCal确实运行后，0x0A7/0x0A8才能作为本次校准结果使用，否则旧状态可能造成误判。　　四、为什么要重点检查0x0A0?　　TX Quad Cal内部使用RX NCO和TX NCO形成校准测试信号：　　RX NCO：0x0A0[D6:D5]　　RX NCO Phase Offset：0x0A0[D4:D0]　　TX NCO：0x0A3[D7:D6]　　这里的关键不是要求两个NCO寄存器编码完全相同，而是要保证：RX和TX NCO对应的实际测试频率匹配。　　而0x0A0[D4:D0]的Phase Offset与RX数字链路延迟有关，会受到采样率、HB/FIR、数字时钟以及NCO配置等影响，因此不存在适用于所有系统的“万能值”。　　还要特别注意一个原厂约束：　　当0x0A0[D6:D5]=00b时，0x0A1[D1:D0]的M不能为00b。　　否则decimate-and-dump可能只能获得测试波形的部分周期，影响误差估计和校准环路稳定性。　　因此，使用或扫描0x0A0=0x00之前，必须同时检查M配置。　　五、不要默认0x0C就是最佳值　　实际项目中经常会看到：0x0A0=0x0C。但这并不意味着0x0C适合所有系统。曾有TRX9361项目在其它条件不变的情况下，将PhaseOffset从0x0C调整到0x00，并重新执行TXQuadCal后，上电镜像波动明显改善。这说明：RXNCOPhaseOffset可能是特定系统中影响TXQuadCal稳定性的重要因素。但这只是项目经验，不能直接得出“TRX9361必须设置为0”的结论。更可靠的方法，是固定其它条件，对：0x0A0[D4:D0]=0～31逐项扫描。扫描期间应固定RX/TXNCO实际测试频率、M以及0x0AC指定的TX校准衰减。如果使用FullGainTable，则固定0x0AA;如果使用SplitGainTable，则同时固定0x0AA对应的LMTGain和0x0AE对应的LPFGain。每改变一个PhaseOffset，都重新执行完整TXQuadCal，并记录：0x016、0x017、0x0A7、0x0A8、载波馈通及镜像电平。更重要的是，每个候选值都应进行多次重新上电或重新初始化，统计：　　校准启动成功率　　0x0A7/0x0A8收敛通过率　　镜像最差值　　多次上电的波动范围　　最终选择在当前器件版本、频率、带宽、采样率及数字滤波条件下重复性最好的参数，而不是只选择某一次测量中镜像最低的值。双发射通道或切换不同RF输出路径时，还应分别确认对应通道和输出路径的校准结果，不能直接复用单一路径的实测结论。　　六、修改0x0A0时不要直接覆盖整个寄存器　　如果只是修改Phase Offset，建议采用读改写：　　new_0x0A0 = (old_0x0A0 & 0xE0) | (new_phase_offset & 0x1F)　　这样可以保留0x0A0[D7:D5]，只修改D4:D0。尤其要注意，直接将0x0A0写成0x00，可能同时改变RX NCO频率编码，从而破坏校准测试条件。　　七、什么时候需要重新执行TX Quad Cal?　　并不是每次修改寄存器都必须重新执行TX Quad Cal。AD9361原厂资料支持在载波频率发生变化时按需执行TX Quad refresh calibration，器件温度显著变化时也建议刷新校准结果。需要强调的是：当前公开资料并没有为TX Quad Cal单独规定固定的“100 MHz刷新阈值”。因此，不应把100 MHz作为TX Quad Cal的通用触发条件。实际是否重新校准，应结合系统切频策略、温度变化范围以及镜像指标确定。而当采样率、带宽、FIR或HB配置发生变化时，应重新检查NCO实际测试频率和Phase Offset，并根据实际结果重新校准或验证。　　八、遇到上电波动，建议这样排查　　如果出现：首次上电-55 dBc，重新上电-35 dBc　　建议依次检查：　　确认TX Quad Cal确实启动;　　确认0x017校准序列正常运行并结束;　　检查0x0A7/0x0A8是否真正收敛;　　确认0x0A0/0x0A3对应的实际NCO测试频率匹配，并检查M配置;　　扫描0x0A0[D4:D0]并进行多次上电统计;　　再检查PLL、时钟、电源、温度以及PA、巴伦、滤波器和匹配网络。　　如果芯片内部校准状态和校正结果稳定，而最终频谱仍然波动，就应重点转向板级RF链路和外部环境。　　九、结语　　TRX9361发射镜像随上电波动时，核心不是简单地“再跑一次TXQuadCal”，而是建立完整证据链：　　校准是否真正启动?　　算法是否真正收敛?　　NCO实际测试频率是否匹配?　　M和PhaseOffset是否适合当前测试链路?　　不同上电得到的校正结果是否一致?　　只有把这些问题逐层拆开，才能真正判断问题究竟来自校准算法、NCO配置、时钟电源、温度，还是外部RF链路。对于TRX9361项目，建议针对不同的频段、带宽、采样率和数字滤波配置建立对应的TXQuadCal参数，而不是简单采用一个固定的“万能寄存器值”。
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发布时间：2026-08-18 11:07 阅读量：272 继续阅读>>
<span style='color:red'>芯动神州</span>丨多通道称重采集前端设计要点：基于ADSD1278/1274的桥式传感器信号链验证
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芯动神州丨多通道称重采集前端设计要点：基于ADSD1278/1274的桥式传感器信号链验证

　　本文面向电子称重仪表与配料控制系统的采集前端设计，从桥式称重传感器的信号特征出发，推导传感器满量程输出(约10mV)下的系统分度数预算，并以ADSD1278/1274的直流参数逐项验证设计目标。　　一、设计目标　　称重前端的设计目标由应用场景决定：贸易结算用衡器须满足计量法规要求，过程配料系统则更关注长期稳定与多通道一致性。表1给出了面向电子称重仪表的典型设计目标，以及ADSD1278/1274的对应能力，作为后续验证的依据。　　二、桥式传感器信号特征与指标分解　　输出量级。工业主流称重传感器灵敏度为2.0mV/V，以5V激励电压计算，满量程差分输出仅约10mV，而传感器电桥的共模电压约为激励电压的一半(2.5V)。有效信号微弱且叠加于较大直流共模之上，是称重采集的首要工程约束。　　分度数预算。商用与工业衡器的显示分度数通常为1:3000至1:10000。参考行业设计经验，为在显示端保证该分辨率，系统内部计数需高出10至20倍，即1:200000量级。据此推算：　　内部有效位数≈log₂(200000)≈18~20bit　　上述预算为ADC级噪声与漂移余量设定了下界，直接决定了前端器件的位数选型。　　温度与干扰。户外衡器昼夜温差可达20°C，零点温漂按0.001%FS/°C计，单日零点漂移即达±0.02%FS，对100t量程汽车衡对应约±20kg;称重现场普遍存在的动力线与变频器，则通过电源与地回路引入60Hz工频干扰。　　三、器件参数验证　　分辨率与噪声。ADSD1278/1274为24位Δ-ΣADC，满量程差分输入范围为±VREF(VREFP=2.5V时为±2.5V，FSR=2VREF)，高分辨率模式输入噪声5.5μVrms(输入短接测试条件)。称重前端以仪表放大器将传感器满量程输出(约10mV)放大至接近ADC满量程，以充分利用动态范围;按10mV满量程输出对5.5μVrms噪声核算，单次转换等效信噪比约65dB(信号峰峰值对噪声有效值)，配合过采样与数字平均即可满足1:200000内部计数预算。　　温漂。直流偏差温度漂移0.8μV/°C、增益温度漂移1.3ppm/°C。在20°C昼夜温差下，仪表环节引入的零点漂移约16μV，对应10mV满量程输出的0.16%，配合传感器本体补偿与去皮流程即可控制在综合误差(典型±0.02%FS)以内。　　共模抑制。共模抑制比在60Hz处典型值108dB(最小值90dB)，结合仪表放大器的共模抑制，可有效抑制工频耦合干扰，无需在模拟前端增加额外的陷波电路。　　多通道同步。ADSD1278单芯片集成8个独立ADC通道，由同一CLK驱动同步转换，通道间采样孔径匹配;多芯片可通过菊花链扩展至16通道以上。配料站多料仓、汽车衡多支承点等需同时读取多个传感器信号的场景可直接受益。　　功耗与输入阻抗。低速模式数据速率10,547SPS、8通道整芯片功耗60~96mW，适配电池供电的便携秤与无线称重节点;低速模式下差分输入阻抗约140kΩ，减轻前端驱动负载。　　四、参考设计要点　　比率式架构：将传感器激励电压与ADC参考电压取自同一基准，可使激励波动在信号链路中被抵消。ADSD1278参考电压输入范围为0.5V至3.1V，外部参考经缓冲后接入VREFP/VREFN引脚，为比率式设计提供灵活配置。　　配置与滤波：称重系统实际输出速率通常为10~100Hz，低速模式10,547SPS提供了100倍以上的过采样余量，可在数字域完成低通滤波与平均;转换结果经SPI或帧同步串行接口输出，由控制器执行去皮、标定与配比计算。　　供电与布线：模拟输入走线成对差分布置并远离数字接口;电源去耦采用10μF钽电容与0.1μF陶瓷电容组合，就近放置于供电引脚。　　五、设计检查清单　　激励电压与ADC参考电压是否同源(比率式架构)?　　差分输入走线是否成对、是否远离数字与LVDS线路?　　电源去耦电容是否就近放置(10μF+0.1μF组合)?　　是否按去皮+多点标定流程完成系统校准?　　60Hz共模抑制是否在整机层面验证(含前端调理)?　　多通道同步与菊花链时序是否经实测确认?　　六、小结　　称重前端的指标可归结为四句话：信号微弱需24位级分辨率，环境苛刻需低漂移与高共模抑制，工况复杂需多通道同步与低功耗，长期运行需比率式架构与稳定基准。ADSD1278/1274以24位分辨率、0.8μV/°C直流温漂、108dB共模抑制与8通道同步采样逐项对应上述需求，为称重仪表从单通道模拟方案向多通道数字化方案演进提供了国产化选择。
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发布时间：2026-08-17 11:28 阅读量：319 继续阅读>>
<span style='color:red'>芯动神州</span>丨四通道125MSPS与650MHz带宽：<span style='color:red'>芯动神州</span>ADCP414/416在相控阵超声无损检测中的应用
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芯动神州丨四通道125MSPS与650MHz带宽：芯动神州ADCP414/416在相控阵超声无损检测中的应用

　　1、引言　　焊缝、压力容器及轨道部件内部的微裂纹，往往深藏于金属表层之下数毫米至数十毫米处。传统人工超声探伤依赖操作者经验逐点扫查，效率低且存在漏检风险。相控阵超声检测(PAUT)通过控制阵列换能器各阵元的激励延迟实现声束的电子偏转与聚焦，一次扫查即可覆盖大范围区域，已成为工业无损检测(NDT)的主流手段之一。该技术对接收链路的数据采集提出明确要求：多阵元回波信号须同步采集，且采样率应足以分辨相邻缺陷。以125MSPS采样率为例，其8ns时间分辨率沿声束方向(按单向声程计)对应约47μm的空间分辨率，足以分辨焊缝中的微观裂纹与气孔缺陷。芯动神州ADCP414(14位)与ADCP416(16位)均为四通道、125/105/80MSPS高速PipelineADC，采用串行LVDS接口输出，其通道密度、采样速率与动态性能的组合，与相控阵检测系统中多阵元回波信号同步采集的工程需求相匹配。　　2、ADCP414/416关键参数　　ADCP414与ADCP416采用相同的架构与封装，主要差异在于分辨率与动态性能。以下为两颗芯片在2.0Vp-p输入范围、70MHz输入频率下的关键交流参数：　　两颗芯片均提供650MHz全功率模拟带宽，覆盖了相控阵超声检测中常用的1至15MHz探头频率范围。ADCP414在70MHz处的SNR为74.5dBFS，ADCP416为76.5dBFS，对应的动态范围可满足从高回波(工件底面反射)到微弱回波(细小缺陷散射)的同时采集需求。SFDR均为89dBc(典型值)，有效抑制了谐波与杂散分量对缺陷判读的干扰。在功耗方面，ADCP414单通道功耗为120mW，ADCP416为164mW(125MSPS)。1.8V单电源供电简化了系统电源域设计，芯片内置基准电压源(1.0V或1.3V模式)，可通过SPI配置，在多数应用中无需外部基准器件。　　3、多通道采集与波束成形　　相控阵超声检测通过控制多个换能器阵元的激励延迟实现声束偏转与聚焦。接收阶段，各阵元的回波信号需同步采集，随后在FPGA中按聚焦法则进行延时叠加(Delay-and-Sum)，形成波束成形后的A扫信号。ADCP414/416单芯片集成4个ADC通道，可同时采集4个阵元的回波信号。对于32阵元的相控阵探头，仅需8颗ADC芯片即可完成全阵列接收。芯片间同步通过SYNC引脚实现，确保所有通道在同一时钟沿启动转换。串行LVDS接口是连接ADC与FPGA的标准方案。ADCP414/416的LVDS输出支持ANSI-644模式与缩小范围模式，后者可降低输出功耗。数据时钟输出(DCO)频率最高达500MHz，支持双倍数据速率(DDR)操作，有效减少FPGA端的LVDS接收引脚数量。通道间串扰是影响波束成形质量的关键因素。ADCP414/416的通道间串扰为91dB，意味着相邻通道的信号泄漏被抑制至-91dBc以下，满足高精度聚焦成像对通道隔离度的要求。　　4、系统设计要点　　在相控阵超声检测系统中，ADC前端的信号调理链路直接影响采集质量。超声回波信号经限幅保护、可编程增益放大(VGA)和抗混叠滤波后，差分输入至ADC。ADCP414/416的差分输入电压范围为2.0Vp-p(VREF=1.0V)，最大可支持2.6Vp-p(VREF=1.3V)。芯片内置采样保持电路，无需外部驱动器件即可满足多数应用需求。PCB布局方面，模拟输入走线应成对差分布线，远离数字LVDS输出线路。电源去耦采用10μF钽电容与0.1μF陶瓷电容组合，就近放置于芯片供电引脚。LVDS输出端建议串接100Ω终端电阻，匹配差分线路阻抗。　　5、结语　　相控阵超声无损检测正在从实验室走向工业现场，对系统小型化、多通道集成和低功耗提出了更高要求。ADCP414/416以四通道125MSPS的集成密度和91dB通道隔离度，为便携式相控阵检测设备的信号采集前端提供了国产化解决方案。
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发布时间：2026-08-13 10:38 阅读量：295 继续阅读>>
<span style='color:red'>芯动神州</span>丨TRX9361本振泄漏偏高怎么办？TX Quad Cal校准方法与工程排查
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芯动神州丨TRX9361本振泄漏偏高怎么办？TX Quad Cal校准方法与工程排查

　　在使用TRX9361进行射频发射测试时，经常会遇到一个现象：即使没有输入有效的IQ信号，频谱仪上仍然可以看到一个明显的载波分量。这个信号就是我们通常所说的本振泄漏(LO Leakage)。那么，本振泄漏是怎么产生的?对系统有什么影响?如果指标偏高，又应该怎么处理?　　一、本振泄漏是怎么产生的?　　理想情况下，当基带输入为：　　I=0、Q=0，TX输出端应该没有射频信号。但实际芯片内部存在各种模拟误差，例如：　　I/Q直流偏置;　　I/Q增益、相位失配;　　DAC失调;　　混频器内部泄漏;　　模拟电路和版图寄生;　　这些误差最终会使本振信号直接出现在RF输出端。简单来说：本振泄漏，本质上是TX模拟链路自身误差的结果。因此，它不是简单增加一个滤波器就能彻底解决的问题。　　二、本振泄漏有什么影响?　　最直接的影响就是：在发射载波中心出现一个额外的强信号。例如发射频率为406 MHz：　　对于普通通信应用，如果本振泄漏已经比较低，可能影响不大。但对于以下系统，就需要特别关注：　　对杂散指标要求较高的无线系统;　　高动态范围接收机;　　测向、测距等射频系统;　　高速跳频系统;　　对载波抑制有明确要求的应用。　　本振泄漏通常使用dBc表示。　　例如：　　有用信号： -10dBm　　本振泄漏： -60dBm　　那么本振泄漏约为：-50dBc　　需要注意，dBc是相对于有用信号的相对指标，不能只看本振泄漏的绝对dBm值。　　三、TRX9361如何校准本振泄漏?　　TRX9361内部提供了专门的：TX Quadrature Calibration(TX Quad Cal)用于改善TX的正交误差，同时也用于降低本振泄漏和镜像信号。其基本过程可以理解为：　　启动TX Quad Cal　　↓　　内部产生测试信号　　↓　　利用RX路径进行检测　　↓　　计算本振泄漏和IQ误差　　↓　　不断调整校准参数　　↓　　判断是否收敛　　因此，正常情况下，首先应该使用TX Quad Cal进行自动校准，而不是直接手动修改Offset寄存器。　　四、自动校准时重点检查这几个参数　　进入Alert状态后，可以重点检查以下配置。　　1. 确认本振泄漏校准开启　　Quad Cal Control：0x0A1[D5]=1，这个bit对应DC Offset校准功能，是本振泄漏校准的重要控制位。　　2. 调整校准收敛阈值　　检查：0x0A5 / 0x0A6，如果希望获得更好的校准效果，可以尝试设置为：0x0A5=0x01、0x0A6=0x01，这样可以让校准算法更加严格地寻找最优结果。　　3. 给算法足够的校准时间　　可以将：0x0A9=0xFF，避免因为校准时间不足，算法还没有充分收敛就结束。　　五、启动TX Quad Cal后，不要只看“完成”　　启动校准：0x016[D4]=1，校准完成后该bit会自动清零。　　但需要注意：校准完成 ≠ 校准一定成功。　　建议继续检查：0x0A7/0x0A8，重点看：LO Conv=1，它表示本振泄漏校准算法是否真正收敛。　　因此实际调试时应该形成这样的判断：　　启动校准　　↓　　等待完成　　↓　　检查LO Conv　　↓　　频谱仪确认本振泄漏　　而不是看到“Calibration Done”就认为一切正常。　　六、一个非常容易忽略的参数：0x0A0　　如果发现同样的校准流程，在不同采样率、滤波器配置下，本振泄漏结果差异很大。建议重点检查：0x0A0 Phase Offset，这个参数不能简单地固定使用一个经验值。在实际工程中，可以遍历不同Phase值，分别执行TX Quad Cal，然后记录：　　本振泄漏　　+　　镜像抑制　　最后选择综合性能最好的值。也就是说，0x0A0不是“随便配置一下”的参数，而是影响TX Quad Cal最终效果的重要参数。　　七、自动校准后仍然压不下去怎么办?　　如果标准TX Quad Cal已经正常执行，而且LO Conv=1，但频谱仪上的本振泄漏仍然偏高，可以进一步进行手动微调。　　基本思路是：　　自动校准　　↓　　读取自动校准结果　　↓　　以校准结果为中心　　↓　　开启对应Force Bit　　↓　　小步进修改I/Q Offset　　↓　　观察频谱仪　　↓　　找到本振泄漏最小点　　例如Tx1A可以重点关注：0x092/0x093，并配合0x09F[D2]进行Force控制。这里一定要注意：不同TX端口对应不同的校准结果和Force Bit。如果测试的是Tx_B，就不要错误地去修改Tx_A对应的参数。　　八、为什么换频点后，本振泄漏又变高?　　这是TRX9361在跳频系统中非常值得注意的问题。TX频率发生较大变化后，原来的校准结果未必还是最佳值。对于AD9361，官方资料建议：当TX LO频率变化超过100MHz时，需要重新执行TX Quad Cal。因此，对于高速跳频系统，不建议简单地认为：“上电校准一次，后面所有频点永久有效。”更合理的策略是：　　频率变化较大　　↓　　重新执行TX Quad Cal　　温度变化明显　　↓　　根据系统策略Refresh校准　　实际产品中，可以结合芯片内部温度监测建立自动Refresh机制。　　九、最后给一个实用的排查顺序　　如果遇到TRX9361本振泄漏偏高，建议按照下面顺序处理：　　1、确认测试条件　　固定：　　TX频率　　TX输出功率　　TX衰减　　采样率　　滤波器配置　　TX端口　　芯片温度　　2、检查Quad Cal配置　　重点确认：　　0x0A1[D5]=1　　0x0A5=0x01　　0x0A6=0x01　　0x0A9=0xFF　　3、优化0x0A0　　针对当前采样率和滤波器配置，寻找最佳Phase Offset。　　4、执行TX Quad Cal　　进入Alert　　↓　　0x016[D4]=1　　↓　　等待校准完成　　↓　　检查0x0A7/0x0A8　　↓　　确认LO Conv=1　　5、仍然偏高，再做手动微调　　以自动校准结果为中心，通过Force Bit配合Offset寄存器进行小范围扫描。　　十、结语　　TRX9361的本振泄漏，本质上是TX模拟链路误差经过混频后形成的载波泄漏。面对这个问题，最重要的不是一上来就手动修改寄存器，而是建立正确的排查思路：先保证TX Quad Cal正常工作→再优化Phase Offset→确认算法真正收敛→最后才进行手动微调。对于高速跳频应用，还要特别关注：频率变化和温度变化对校准结果的影响。如果把本振泄漏的处理总结成一句话：自动校准解决“能不能校好”，参数优化解决“能不能校得更好”，频率和温度管理解决“能不能一直保持好”。
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发布时间：2026-08-11 13:10 阅读量：314 继续阅读>>
脑电信号采集的高集成前端：<span style='color:red'>芯动神州</span>ADSD1299八通道24位Delta-SigmaADC
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脑电信号采集的高集成前端：芯动神州ADSD1299八通道24位Delta-SigmaADC

　　脑电信号(EEG)幅度通常在10uV至100uV之间，远低于常规运放的输入失调电压。在传统脑电采集前端中，信号从电极出发需依次经过仪表放大器、高通滤波器、后级增益级，最终进入ADC——每一级模拟电路都在叠加噪声，侵蚀本已微弱的信号裕量。ADSD1299是芯动神州推出的一款面向脑电与生物电势测量的专用模拟前端芯片，以单芯片方案替代传统分立式信号链，将低噪声PGA、24位Delta-SigmaADC、偏置驱动与导联检测全部集成于TQFP-64封装(10mmx10mm)，大幅压缩了脑电采集设备的BOM清单与PCB面积。　　关键参数　　一、1.35uVpp输入参考噪声：直接采集微伏信号的前提　　脑电信号幅度分布在数微伏到上百微伏之间，模数转换前端的输入参考噪声必须显著低于信号下限。ADSD1299在70Hz带宽、PGA增益24倍条件下，输入参考噪声仅为1.35uVpp。这意味着10uV的alpha节律信号在芯片内部不会被本底噪声淹没——传统三级模拟链路中仪表放大器的第一级噪声、高通滤波电阻的热噪声、后级ADC的量化噪声，在单芯片方案中被一次性规避。300pA的输入偏置电流是另一个关键指标。脑电电极与皮肤的接触阻抗随皮肤状态变化，干燥皮肤时可达数百kohm。偏置电流越小，接触阻抗变化引入的电压偏移就越小，信号基线在长时间记录中更稳定，无需频繁校准。　　二、偏置驱动与导联脱落检测：片上集成的实用功能　　脑电采集中，偏置驱动电路将患者体电位拉至ADC共模范围，导联脱落检测实时监控电极与皮肤是否脱离。在分立方案中，这两个功能模块各需至少一颗运放及外围阻容网络。ADSD1299将两者全部集成，节省了外部器件与布线面积。偏置驱动放大器可通过寄存器灵活配置反馈电极——任一通道的正/负输入端均可独立路由至偏置网络，兼容顺序蒙太奇与参考蒙太奇两种测量配置。导联脱落检测支持直流(上下拉电阻)与交流(激励电流)两种模式，检测结果通过专用状态寄存器上报，无需软件对ADC数据进行轮询判断。　　三、从8通道到多通道：菊花链级联应对临床系统需求　　临床脑电系统通常需要32至128通道。ADSD1299支持菊花链多器件级联：DOUT串接下一级DAISY_IN，仅需四线SPI即可控制链上全部器件。以2kSPS数据速率、4MHzSCLK计算，单条链最多10颗器件实现80通道同步采集，START引脚的硬件同步机制确保各器件采样时刻对齐于同一时钟周期。此外，片内集成测试信号发生器、温度传感器与内部振荡器。对脑电设备制造商而言，外部测试校准信号源也可省略，进一步压缩BOM。　　四、250SPS至16kSPS：一套硬件覆盖多种脑电范式　　临床静息态脑电通常仅需250至500SPS的采样率。事件相关电位(ERP)研究需要2kSPS以上以分辨毫秒级波形特征，稳态视觉诱发电位(SSVEP)同样需要较高采样率。ADSD1299的数据速率通过寄存器可在全范围内切换，同一套硬件无需更换即可适配从临床诊断到脑-机接口研究的多种应用场景。　　五、医疗器械长生命周期的供货保障　　脑电采集系统属于有源医疗器械，产品注册周期长、上市后硬件平台通常需稳定供货5年以上。ADSD1299在国内量产，寄存器接口与ADS1299-x系列兼容，现有产品可在不修改固件的前提下进行替换验证。芯动神州本土FAE团队可提供从寄存器配置、偏置驱动调优到EMC合规测试各环节的技术支持，降低长周期医疗产品对跨国供应商的依赖。　　六、结语　　脑电采集系统的技术演进方向，正在从提升模拟前端性能的独立指标，转向降低系统集成复杂度。当一颗芯片完成放大、滤波、偏置驱动与导联检测的全部模拟功能，研发团队可以将更多精力投入数字信号处理算法的优化——这对脑电设备的工程化落地具有明确的加速价值。
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发布时间：2026-08-05 09:55 阅读量：386 继续阅读>>
新能源监测走向高密度集成：<span style='color:red'>芯动神州</span>ADCS16162的16通道采集方案
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新能源监测走向高密度集成：芯动神州ADCS16162的16通道采集方案

　　新能源储能与光伏系统对状态监测的通道密度要求持续上升。一套储能变流器需要同时采集三相电压、三相电流与多路温度;一座光伏逆变器的多路MPPT组串各自输出直流电压与电流。当监测通道从个位数扩展到十几路，传统分立信号链带来的物料膨胀与通道一致性问题，成为系统设计中的实际负担。芯动神州ADCS16162是一款双路16位同步采样SAR模数转换器，对标ADIAD7616，Pin-to-Pin兼容，面向新能源储能、光伏逆变与工业数据采集等应用场景。芯片将模拟输入缓冲、过压保护、抗混叠滤波与基准电压源集成于80-LQFP封装，其关键规格如下表所示：　　一、新能源监测对采集前端的双重要求　　新能源监测对ADC的要求集中在两个维度。其一是通道密度要高——十几路电压电流需同步采集，分立方案每路一套调理电路会让PCB面积难以收敛;其二是输入要能直连工业传感器——电压互感器、电流互感器与霍尔元件的输出多为±10V或±5V，若每路外加衰减与电平转换，不仅增加物料，更引入额外误差源。ADCS16162以16通道共享集成前端回应了这两点：所有通道复用同一组片内缓冲与基准，通道间的增益与偏移一致性由晶圆工艺保证，而非依赖外部电阻的配对精度。　　二、±10V直入与1MΩ输入：省去外部信号调理　　每个通道的输入量程可通过SPI独立配置为±10V、±5V或±2.5V。电压互感器二次侧输出可直接接入±10V量程通道，电流互感器或霍尔传感器输出接入±5V通道，所有配置仅一次寄存器写入，无需任何外部分压网络。1MΩ的固定输入阻抗意味着无论采样率如何变化，信号源端的负载效应保持一致，这对交流功率测量的相位误差控制尤为关键。±16V过压容限则使现场接线错误导致的瞬时过压不会损坏芯片通道，省去了每路额外的保护二极管。　　三、2MSPS吞吐与可配置过采样：兼顾动态与缓变　　双路SARADC各以1MSPS同步采样，合计2MSPS总吞吐。在±10V量程下典型SNR达90.5dB、THD为-101dB，高线性度使全量程范围内无失码，可准确分辨电力信号中的高次谐波成分。片内数字滤波器支持2倍至128倍过采样。低倍率过采样小幅提升SNR，适用于电力系统谐波分析;高倍率过采样则适合温度、压力等缓变信号，以数据速率换取更高有效位数。16层可编程序列器支持任意通道顺序与跨通道配对，单个CONVST脉冲即可完成整序列转换，简化控制器时序。　　四、在新能源系统中的典型部署　　储能变流器(PCS)：同步采集三相电压与三相电流，配合过采样提升谐波分析精度，为有功、无功控制与能效评估提供数据基础。光伏逆变器多路MPPT：各MPPT组串的直流电压与电流经±10V/±5V量程直采，监控发电效率与组串失配。　　图1：光伏逆变器多路MPPT监测应用场景　　电池簇状态监测：簇端电压与多点温度经多通道同步采集，结合片内CRC校验保障强电磁环境下的数据传输完整性。　　五、本土技术支持与稳定供货　　ADCS16162在国内量产，与AD7616 Pin-to-Pin兼容，既有新能源与工业硬件平台无需重画PCB即可开展国产替代验证。芯动神州提供评估板、参考原理图与寄存器配置指南，并由本地FAE在原理图评审、序列器配置与信号完整性等环节提供直接支持，缩短从选型到量产的导入周期。　　六、结语　　新能源监测的通道密度仍在上升，采集前端的集成度直接决定系统的物料成本与可维护性。ADCS16162以16通道共享集成前端、±10V直入与2MSPS吞吐，为储能与光伏系统的多通道监测提供了一颗规格完整、易于导入的采集核心。
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发布时间：2026-08-03 14:14 阅读量：377 继续阅读>>
高速数字化仪的信号采集核心：<span style='color:red'>芯动神州</span>ADCP112-500 12位500MSPS ADC
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高速数字化仪的信号采集核心：芯动神州ADCP112-500 12位500MSPS ADC

　　在500MSPS采样率下，一颗12位ADC必须同时回应三个工程问题：高频输入时信噪比是否仍然充足、时钟抖动能否控制在足够低的水平，避免成为系统动态性能瓶颈、以及能否以紧凑封装和低功耗嵌入便携式仪器。这三点，正是宽带信号采集对模数转换器的核心约束。芯动神州ADCP112-500QN是一款12位、单通道、500MSPS高速模数转换器，对标ADIAD9434，Pin-to-Pin兼容，面向无线与宽带通信、接收机及通信测试设备等场景。片内集成采样保持放大器与基准电压源，仅需1.8V模拟电源与差分时钟即可工作，数据以LVDS(ANSI-644)格式输出。　　一、关键参数与宽带采集的适配性　　从参数可见，ADCP112-500在450.3MHz高频输入下仍有63.7dBFS的SNR与71.88dBFS的SFDR，高频输入下仍保持10bit以上有效位数。这意味着在满足欠采样设计条件时，可直接对中频信号进行数字化采样，从而减少一级模拟下变频链路，降低模拟前端复杂度。　　二、两项能力支撑宽带采集　　500MSPS与80fs抖动：高频直采的底气　　第一奈奎斯特区可覆盖DC~250MHz，同时支持对更高频中频信号进行欠采样。对于上升至数百MHz的输入，采样保持放大器与80fsrms的孔径抖动共同保证了高频段的动态性能——在450.3MHz输入时SNR仅较30MHz低频段下降约2dB，表现平稳。这一特性使数字化仪能够省去一级中频下变频电路，信号从前端直入ADC，缩短模拟通道、减少变频引入的附加噪声与相位偏移。　　可变输入范围与LVDS输出：工程落地友好　　1.18Vp-p至1.6Vp-p的可变输入范围，可通过SPI配置参考电压，从而调整输入满量程范围。LVDS差分输出与数据输出时钟(DCO)配套，确保FPGA接收端时序对齐，降低高速数字接口的设计难度。　　三、在高速数字化仪中的典型部署　　通信测试设备：直接采集70~250MHz中频信号，用于信号分析仪与通信接收机测试台。　　宽带信号记录：500MSPS满速采样配合12位分辨率，适合瞬态信号与脉冲波形的长时间捕获。　　功放线性化反馈：采集功放输出反馈信号，配合数字预失真(DPD)算法校正非线性失真。　　科研与仪器平台：高SFDR与宽输入适配射频数字化仪、网络分析仪、通信测试平台、高速数据采集卡等。　　四、本土技术支持加速产品导入　　ADCP112-500与AD9434 Pin-to-Pin兼容，既有的通信测试设备与数字化仪硬件快速开展国产替代验证，大幅降低硬件改版工作量。芯动神州提供评估板、参考原理图与寄存器配置指南，并由本地FAE在原理图评审、时钟方案等环节提供直接支持，缩短从选型到量产的导入周期。　　五、结语　　宽带信号采集的瓶颈，往往不在采样率本身，而在高频段能否维持动态性能与工程可集成性。ADCP112-500以500MSPS采样率、80 fs rms抖动与紧凑QFN56封装，为便携式与台式数字化仪提供了一颗规格完整、易于导入的采集核心。
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发布时间：2026-07-27 10:16 阅读量：439 继续阅读>>

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