杭晶电子丨晶振频点中小数频率的设计原理与选型考量

　　在硬件时钟系统设计中，工程师常遇到一类看似“不规整”的晶振频率，如 11.0592 MHz、3.579545 MHz、19.6608 MHz 等。这些带小数的频点并非随意选取，而是基于通信协议、分频约束和系统级反向需求设计的必然结果。本文从底层原理出发，解析小数频点的产生逻辑，并给出选型时的实用筛选方法。

　　小数频点的核心设计逻辑

　　晶振作为系统时钟源，其频率选择始终服务于后端数字电路(PLL、分频器、串行通信等)的精确时序要求。小数频点的出现主要源于以下四类设计约束：

　　1. 适配UART整数分频，保证串口波特率无误差

　　串口波特率由系统时钟经整数分频得到，公式为：

　　波特率 = 时钟频率 / 分频系数

　　若要准确产生标准波特率(如 9600、19200、115200 bps)，必须满足整除关系。以 1.8432 MHz 为例，经16倍过采样分频：

　　1.8432 MHz ÷ 16 = 115.2 kHz

　　即 115200 bps

　　同理，11.0592 MHz和19.6608 MHz分别是 1.8432 MHz 的 6 倍和 10.666…倍。

　　(实际为11.0592=1.8432×6，19.6608= 1.8432×10.666…需配合PLL)。

　　但更常见的是直接作为51单片机等MCU的主频，使内部UART分频器能整除得到所有标准波特率。若选用 20 MHz 整数频点，则无法整除 115200，导致累积误差，引发帧错误或丢包。

　　2. 适配二进制二分频架构，简化时钟树设计

　　频率如 20.48 MHz、10.24 MHz、5.12 MHz 等，均可表示为 2ⁿ × 10 kHz 的形式(例如 20.48 MHz = 2048 × 10 kHz)。此类频点经级联二分频后，可生成 10.24 MHz、5.12 MHz、2.56 MHz、1.28 MHz …… 等子时钟域，非常适合使用二进制计数器或移位寄存器实现分频，电路结构简单，且各分频时钟间相位确定，时序裕量一致。工业DSP、PLC和伺服驱动中常采用这类频点作为基频。

　　3. 经PLL合成，满足高速通信与音视频采样标准

　　现代SoC、光模块和视频处理器内置PLL，通常以标准整数频点(如 25 MHz、24 MHz)为参考，再通过整数分频/倍频或分数分频生成特定非标频率。典型示例包括：

　　74.25 MHz：SMPTE标准定义的高清视频采样时钟，用于1080i/720p等格式;

　　33.1776 MHz：常见于音频Codec和宽带射频前端，经PLL可精确产生 44.1 kHz 或 48 kHz 音频采样率族;

　　25.000625 MHz：某些以太网PHY为适配 1 Gbps 线速率，用 25 MHz 经分数PLL产生精确的 125 MHz 串行数据率(注意实际常用 25 MHz 整数倍，此处仅为示例)。

　　需注意，分数分频会引入确定性抖动和杂散，对相位噪声敏感的应用应优先选用能直接由整数分频获得的目标频点，或选用低噪声PLL并合理设置环路带宽。

　　4. 遵循行业历史协议与EMC考量

　　历史协议固化：USB 2.0 规定 48 MHz 高速时钟，以太网 MAC 使用 25 MHz/125 MHz，实时时钟(RTC)采用 32.768 kHz(2¹⁵ Hz)，这些频率在标准诞生时已固定，后续全产业链沿用，成为事实标准。

　　电磁兼容(EMC)：整数频点的高次谐波可能与电源、射频或无线通信频段重叠，引入干扰。选择带小数部分的本振频率，可使谐波能量分散或偏移，降低EMI风险，减少滤波和屏蔽成本。

　　晶振选型中的其他关键因素

　　除频点数值外，以下工程因素对选型同样重要：

　　相位噪声与抖动

　　PLL虽能合成任意频率，但分数分频会显著恶化近端相位噪声和随机抖动。对于高速光模块、毫米波雷达或5G前传等应用，推荐直接选用满足相噪指标的原生频点晶振，避免后期信号完整性裕量不足。

　　供货周期与成本

　　非标准或定制频点通常需要长交期和高工程费。在性能允许范围内，应优先选用业界主流标准频点(如 25 MHz、27 MHz、40 MHz、50 MHz 等常见整数频点，以及文中提到的标准小数频点)，以缩短研发周期和控制BOM成本。

　　国产化替代兼容性

　　目前国内石英晶振厂商已覆盖绝大多数常用整数和小数标准频点，选型时可重点关注供货稳定性、温度特性(如 ±10 ppm、±20 ppm)以及负载电容参数，确保与主控芯片的时钟输入要求匹配。

　　实用筛选建议

　　首先确定系统时钟约束：列出所有外设(UART、I2S、SPI、Ethernet、USB、Video)所需的精确时钟频率及其容忍误差。

　　反向推导晶振基频：若主控内置PLL，则选择能通过整数分频比或低分数分频比产生上述目标频率的参考晶振。优先选用分频比小于100且分母为2的幂次的频点。

　　验证分频误差：计算分频误差是否小于外设允许的最大波特率/采样率偏差(通常 < ±2%)。

　　评估EMI风险：对高频谐波进行频谱预估，必要时选择偏离整数次谐波的频点。

　　综合供货与成本：在满足性能的前提下，选择市场现货充足、封装类型(如 HC-49S、SMD 3.2×2.5 mm 等)符合生产要求的型号。