GSPS高速采样ADC国产化新方案：芯动神州ADCP214G-100/125BQN正式发布

发布时间：2026-06-22 09:55
作者：AMEYA360
来源：芯动神州
阅读量：655

　　芯动神州正式推出ADCP214G-100/125BQN—双通道、14位GSPS级高速模数转换器，提供1000MSPS与1250MSPS两种速率规格。该器件与ADI AD9680实现完全Pin-to-Pin兼容，覆盖移动通信、软件无线电、卫星接收、仪器测量等核心应用场景。

GSPS高速采样ADC国产化新方案：芯动神州ADCP214G-100/125BQN正式发布

　　一、不再绕路，直接采样

　　传统MSPS级ADC面对百兆级中频信号时，要么靠外置混频器预降频，要么被奈奎斯特带宽卡住。每多一个混频器，就多一条噪声路径和一个相位误差源。GSPS级ADC可以直接在高奈奎斯特区对GHz级模拟信号欠采样——在部分中频数字化场景下，可减少甚至省去模拟下变频级。ADCP214G的模拟输入带宽高达2GHz，配合内部时钟分频器(支持1/2/4/8分频)，灵活匹配不同系统时钟方案。

　　二、核心参数

GSPS高速采样ADC国产化新方案：芯动神州ADCP214G-100/125BQN正式发布

　　三、五大产品亮点

　　双速率可选，一板多用

　　100BQN和125BQN共用QFN64封装和引脚定义，同一PCB可互换。100BQN典型功耗3.3W，125BQN提供更高采样率，适合带宽敏感型系统。

　　四路 DDC，单芯片多载波

　　DDC内置12位频率控制字NCO和四级半带滤波器，抽取比1×至16×可配置。支持通过4路独立DDC从宽带采样结果中并行提取多个频段，减少外部FPGA中的数字下变频资源占用。

　　快速阈值检测，28 周期 AGC 保护

　　可编程阈值检测电路延迟仅28个时钟周期(最大值)。输入信号超限时，FD_A/FD_B引脚立即置位，外部AGC可即时降低增益，防止ADC前端过载。支持上下限阈值和迟滞独立配置。

　　JESD204B 子类 1 多芯片同步

　　通过SYSREF±信号实现确定延迟同步。两颗即可组成四通道同步采集系统，SERDES最高支持12.5Gbps，适配多通道相控接收阵列。

　　Pin-to-Pin 兼容 AD9680

　　与ADIAD9680完全Pin-to-Pin兼容，原理图和PCB无需改动。芯动神州本土供应链提供稳定交期，解决进口器件长周期供货风险。

　　四、典型应用

　　移动通信接收机 — 4G/5G 基站宽带中频数字化前端

　　通用软件无线电(SDR)— 宽带中频直接采样 + 片内多频段解调

　　宽带卫星中频接收链路 — 覆盖 L/S/C 波段直采

　　仪器测量 — 宽带频谱仪、高速示波器等测试设备

　　五、结语

　　ADCP214G-100BQN与ADCP214G-125BQN均已完成流片验证，QFN64(9mm×9mm)封装，评估样品及参考设计申请。本土FAE团队可就原理图审查、PCB设计指导和FPGAJESD204B接口调试提供快速响应。从MSPS到GSPS，不只是采样率的跃升，更是系统架构的简化。ADCP214G-100/125BQN将高速采样、片内数字下变频与高速JESD204B数据输出能力集成于单芯片方案，同时给出了稳定可靠的国产供应链选项。

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　　ADCS16162是面向工业数据采集的16通道、16位、双路同步采样ADC，支持±10V/±5V/±2.5V三种双极性量程，吞吐率2MSPS，±10V量程下SNR典型值90.5dB，模拟输入阻抗恒定1MΩ，单5V供电。器件采用80引脚LQFP封装，引脚定义与AD7616完全一致，寄存器映射兼容，软件层面高度可移植。在数字接口中，串行SPI模式因其引脚占用少、布线简洁，是电力保护继电器、多相电机控制、工业数据采集系统中使用最广泛的配置形式。本文聚焦：从AD7616迁移至ADCS16162时，串行接口的兼容性验证方法。　　一、串行接口引脚与协议兼容性　　ADCS16162的串行接口引脚包括SCLK(串行时钟输入)、CSb(片选)、SDOA/SDOB(串行数据输出)、SDI(串行数据输入)。引脚定义、功能复用与AD7616完全一致，迁移时无需修改PCB布线、无需重做封装适配。寄存器映射层面，ADCS16162兼容AD7616的寄存器地址分配与位域语义，现有驱动代码可在不修改寄存器操作序列的前提下直接复用。上述兼容性意味着，迁移工作的重心不在"改什么"，而在"验证什么"——确认现有设计在ADCS16162的时序规格范围内正常工作。　　二、串行时序兼容性验证　　表1列出两器件串行模式时序规格的完整对照。该表的核心结论是：11项串行时序参数中，8项规格完全一致，3项为SCLK时钟脉宽的裕量调整，不影响绝大多数应用场景。　　表1.串行模式时序参数兼容性对照　　片选建立与保持时间、数据输出访问与保持时间、数据输入建立与保持时间、输出三态恢复时间——这些直接决定SPI数据帧读写可靠性的参数，两器件规格完全一致。这意味着，若原系统的SPI时序设计满足AD7616规格要求，则串行接口层面迁移至ADCS16162后可直接正常工作，无需修改PCB或调整信号走线。　　三、SCLK时钟裕量验证　　SCLK相关的三项参数(fSCLK、tSCLK_LOW、tSCLK_HIGH)在ADCS16162中给出了更宽裕的规格边界。理解该裕量的工程含义，是验证迁移可行性的关键。ADCS16162的SCLK低电平与高电平最小脉宽分别为14ns，对应理论最高SCLK频率约35.7MHz，实际规格标注为35MHz。该频率覆盖了工业数据采集系统中的主流SPI时钟配置——电力保护继电器与多相电机控制系统中，SPI时钟频率通常配置在10MHz~25MHz范围内，远低于35MHz上限。　　迁移验证中需确认以下情形：　　情形一：原系统SCLK≤35MHz。该条件覆盖了绝大多数工业应用场景。此范围内两器件的所有串行时序参数均满足要求，SPI配置无需修改，可直接替换。　　情形二：原系统SCLK为35MHz~50MHz。需将SPI分频系数调整至fSCLK≤35MHz。以40MHz降为35MHz为例，单次16位数据帧的传输时间从400ns增至约457ns，增量约57ns。该增量在tCYCLE约束内可自然吸收，不影响采样率。若固件采用固定延时等待数据帧传输完成，应同步调整延时参数。　　情形三：原系统SCLK脉宽接近极限。部分SPI主机在产生高频时钟时，SCLK低电平与高电平脉宽并不严格对称。若原设计在AD7616下以接近8ns低电平脉宽运行，迁移后须确保低电平脉宽不低于14ns。该约束通常通过调整SPI分频系数实现，不涉及硬件修改。　　四、转换周期与吞吐率验证　　ADCS16162采用8核并行采样架构，8对通道可同时转换，16通道全部采集耗时约4μs，总吞吐率达2MSPS。该架构在保证16通道同步性的同时，提供了更高的整体吞吐率。表2对照两器件的通用时序参数。　　表2. 通用时序参数对照　　CONVST触发时序、BUSY延迟、片选建立、静默时间等控制信号参数两器件完全一致。BUSY信号的行为定义在两器件中相同：CONVST上升沿后变高，转换完成后变低，数据在BUSY下降沿后可读。该握手机制是迁移设计的便利基础——只要固件以BUSY下降沿作为读取触发而非依赖固定延时，即可直接适配。　　迁移验证中需确认的转换周期参数：　　CONVST触发间隔：ADCS16162的tCYCLE最小值为4.5μs。若原系统采用BUSY下降沿硬件握手触发下一次转换，直接通过;若采用固定定时触发，验证间隔不低于4.5μs。　　突发模式BUSY时序：突发模式下，ADCS16162内部自动生成转换脉冲，16通道全部转换完成后BUSY高电平时间约13μs。若原固件以固定延时等待BUSY拉低，应改为下降沿中断或查询方式触发后续操作。　　五、迁移验证流程　　基于上述兼容性分析，从AD7616迁移至ADCS16162的串行接口设计验证可归纳为五步流程。多数系统中，步骤一可直接通过，后续步骤为标准化验证项。　　步骤一：SCLK频率验证。读取原系统SPI分频配置，计算实际SCLK频率。若fSCLK≤35MHz，直接通过。该条件覆盖了电力保护继电器、多相电机控制等主流工业场景的典型配置。若fSCLK>35MHz，调整分频系数即可，不涉及硬件变更。　　步骤二：CONVST周期验证。读取原系统CONVST触发间隔。若采用BUSY下降沿硬件握手，直接通过——该握手时序两器件完全一致。若采用固定定时触发，验证间隔不低于4.5μs。突发模式下，验证BUSY等待逻辑改为下降沿触发。　　步骤三：复位时序验证。完全复位后须等待15ms以上再进行寄存器操作。该要求源自内部基准电压建立至16位精度所需时间，AD7616数据手册与ADCS16162应用笔记均规定为15ms，原系统若已遵循该规定可直接通过。　　步骤四：寄存器读写验证。向输入范围寄存器A1写入±5V量程配置(8'b10101010)，回读该地址，回读值与写入值一致即可确认串行接口时序正确。建议将该写入、回读、比对流程纳入驱动初始化环节。　　步骤五：数据帧完整性验证。连续读取16通道转换数据，检查SDOA与SDOB输出是否存在位移或丢帧。若启用CRC功能(CRCEN引脚置高)，验证CRC校验字与转换数据的一致性。　　六、国产替代的工程价值　　ADCS16162在国内量产，封装与引脚定义与AD7616完全一致，现有PCB可原位替换。串行接口时序层面，11项参数中8项完全一致，3项为SCLK裕量调整，在绝大多数工业应用中无需修改SPI配置。8核并行架构提供了2MSPS总吞吐率，16通道全采集时间约4μs。芯动神州本土FAE团队可提供从SPI时序审查、FPGA接口对齐到量产导入的全流程支持，缩短验证周期。
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　　ADCS16162是面向工业数据采集的16通道、16位、双路同步采样ADC，支持±10V/±5V/±2.5V三种双极性量程，吞吐率2×1MSPS，±10V量程下SNR典型值90.5dB，模拟输入阻抗恒定1MΩ，单5V供电，可直接连接±10V工业信号。在实际应用反馈中，与复位相关的问题出现频率最高，其典型表现为：通道数据可正常读出，但输入范围寄存器配置不生效，回读值始终为复位默认值;或配置±5V量程后，转换结果仍按±10V量程换算。本文结合ADCS16162应用笔记，从器件内部初始化机制出发分析该问题的根因，并给出上电与复位时序的设计规范及验证方法。　　一、根因：寄存器写入落在初始化未完成的窗口内　　ADCS16162的内部初始化分为四个阶段：　　VDRIVE供电稳定后，芯片IO状态稳定;随后模拟电源上电至5V，模拟部分开始工作，生成各种参考电压与参考电流，同时内部数字LDO启动，生成2.6V数字电压。　　数字电压2.5V稳定到门限之后，内部高速振荡器开始工作。　　振荡器稳定到一定频率之后，数字状态机开始工作，完成数字部分的正常初始化，此时芯片才认为系统上电成功。　　复位信号有效后，芯片重新执行初始化，内部基准电压需要重新建立。基准建立到16位精度需要一定时间，在此期间寄存器接口虽可应答，但写入操作不可靠。若将复位处理为瞬时动作，紧随其后的寄存器写入即落在该未就绪窗口内，表现为写入无效、回读值保持复位默认值。　　二、上电与复位时序设计规范　　基于上述初始化机制，应用笔记给出的整机设计规范为：　　上电顺序：VDRIVE供电稳定之后，再将模拟5V电源上电。模拟电源AVDD早于VDRIVE过早上电时，器件可能工作异常，供电顺序本身即为设计约束。　　复位时机：模拟电源稳定后发送一次复位信号，使芯片在完全上电状态下再初始化一次。复位电平建议保持100ms以上，复位结束后再等待100ms方可执行其他操作。　　复位后等待时间：完全复位后应等待15ms以上再进行寄存器操作，该时间用于内部基准电压建立至16位精度;对精度要求不高的应用，该等待时间可缩短至2ms。　　三、复位状态的四点电压验证法　　复位是否完成，无需反复试错，通过万用表测量四个引脚电压即可判断：　　四点电压均符合时，可确认复位与内部电源建立完成;任一点偏差较大，则故障位于电源或复位等硬件环节，应优先排查供电，而非寄存器接口。　　四、寄存器写入的验证方法　　复位确认完成后，通过写入、回读、比对流程验证寄存器接口：向输入范围寄存器A写入±5V量程配置，再回读该地址，回读值与写入值一致方可确认写入成功。建议将该验证流程固化到驱动初始化环节：上电、复位、等待15ms、四点电压确认、寄存器写读比对，五步全部通过后，再进入正常的采样与数据读取。这一流程可将复位类问题与接口类问题、转换链路问题有效隔离，为后续排查建立明确的基准点。　　五、结语　　ADCS16162寄存器写入无效问题，本质是寄存器操作落在内部初始化未完成的窗口内：模拟参考建立、数字LDO启动、振荡器稳定、状态机初始化逐级完成后，器件才具备可靠的寄存器访问条件。设计中遵循VDRIVE先于模拟电源的上电顺序、复位后等待15ms以上，并以四点电压与寄存器写读比对作为验证手段，即可从源头规避此类问题。在时序环节保留足够裕量，ADCS16162的90.5dBSNR与16位精度才能转化为系统级的测量精度。
2026-08-26 09:26 阅读量：156
万跳快扫覆盖6.0GHz：芯动神州TRX9361快速跳频测量方案
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万跳快扫覆盖6.0GHz：芯动神州TRX9361快速跳频测量方案

　　6.0 GHz频段，106个56MHz频点，每点驻留100μs——10.6ms完成一次全频段扫描，每秒近100次。这不是宽频带射频采样卡的数据，而是一颗10mm × 10mm封装的RF捷变收发器：芯动神州TRX9361。　　一、为什么要用快速跳频做宽带频谱测量　　频谱监测、信道占用率统计、干扰源定位——这些应用有一个共同特征：覆盖尽可能宽的射频频段，获取信号的有无与强度信息。传统方案通常有两条路径。第一条是宽频带射频数字化采样。使用GHz级采样率ADC或RFSoC直接捕获全频段IQ数据。这种方式信息最完整，但数据量惊人。以2 GHz采样率、12位精度、I/Q双通道为例，每秒原始数据约6 GB。长时间监测对存储容量、传输带宽和后端算力都提出极高要求。第二条是窄带接收机调谐扫描。通过开关切换前端滤波器组，逐段覆盖频段。受限于开关切换时间和滤波器组数量，扫描周期通常在毫秒至百毫秒量级，难以捕获瞬态信号。两条路径的矛盾在于：要么数据量爆炸，要么扫描太慢。但如果重新审视监测目标——很多时候，工程师并不需要完整的IQ波形。频谱占用率统计只需要某个频点有没有信号;干扰排查只需要知道异常信号的频率和强度;信道状态监测只需要判断频段是否被占用。这些场景的共同点是：只关心信号有无和强度，不关心调制内容。这个诉求打开了一条新路径：用窄带RF收发器快速跳频，逐点扫描，每次跳频只读取RSSI值。数据量极小，扫描速度极快。　　二、TRX9361的频率合成器与快速跳频能力　　TRX9361集成用于产生收发本振的两个小数N分频PLL频率合成器(RX和TX各一个)，另有基带PLL产生采样时钟，三者均内置VCO和环路滤波器，不需要任何外部元件。以下参数直接支撑快速跳频应用：　　频率合成器采用小数N分频架构，LO频率可以以2.4 Hz的步长任意设置。这意味着跳频步进不受固定信道栅格约束，可以按需设置：宽扫用56 MHz步进快速覆盖全频段，精扫用更细步进对可疑频段做密集采样。两者可在同一套硬件上通过软件切换，无需更换前端。　　三、快速跳频的工程实现　　本文关于快速跳频机制的描述依据AD9361原厂公开资料，TRX9361相关内容来自项目实测记录;文中项目实测值均标注其适用条件，不应视为全配置通用结论。本文内容不直接适用于其他型号器件。　　常规频率切换的瓶颈　　常规模式下，改变LO频率需要通过SPI写入频率控制字并触发VCO校准。当频率变化超过100MHz时，VCO需要重新搜索和校准，PLL锁定时间显著增加。以40MHz参考时钟、TDD模式为例，VCO校准约需43μs，PLL锁定约需20μs。如果频率变化超过100MHz，还需触发额外校准流程，总时间可达数百微秒。对于每秒上万次跳频的场景，常规模式的校准开销不可接受。　　Fast Lock机制　　该架构提供FastLock模式。其核心思路是：在系统初始化阶段，预先对所有目标跳频频率完成VCO校准，将校准结果(VCO调谐电压、电荷泵电流等参数)存入芯片内部Profile寄存器。芯片最多可存储8组FastLockProfile。跳频时，通过SPI或CTRL_IN硬件引脚直接调用已保存的Profile，跳过VCO搜索过程，PLL锁定时间缩减至约15–25μs。其中CTRL_IN引脚控制方式延迟最低、时序最确定，适合高密度跳频场景。TRX9361数据手册确认器件提供"四个实时I/O控制引脚"，可用于此目的。当跳频点超过8个时，可将多余Profile存放在基带处理器中运行时动态加载，但会增加SPI写入开销，需要在跳频密度和Profile管理之间做工程权衡。　　跳频时序设计　　以监测8个56MHz宽信道为例，设计每次跳频驻留100μs：　　PLL锁定(FastLock模式)：约20μs　　AGC稳定与RSSI采样：约60μs　　SPI读取RSSI+Profile切换准备：约20μs　　单次跳频周期：100μs　　8信道全扫描：800μs　　每秒扫描次数：约1250次　　每秒RSSI数据量：约10000个读数，每个2字节，总计约20kB/s　　对比全带宽IQ采集：以该架构最大采样率61.44MSPS、16位I/Q双通道存储计算，每秒原始数据约246MB。跳频扫描的数据量降低了四个数量级。一台普通嵌入式处理器即可实时处理全部扫描数据，无需高端PC或大容量存储。　　全频段扫描的Profile管理　　当目标是从70MHz到6.0GHz做全频段扫描(约106个56MHz频点)，8组片上Profile不足以覆盖所有频点。工程上可采用分段策略：　　将106个频点分为若干组，每组8个频点对应一组Profile　　扫描完当前组后，通过SPI从基带处理器加载下一组Profile　　Profile加载期间暂停跳频，加载完成后继续扫描　　每次加载8个Profile的SPI写入时间约需数十微秒，对整体扫描周期的影响可忽略。全频段扫描约需10–11ms(含Profile加载开销)，每秒可完成近100次完整频段扫描。　　四、应用场景　　频谱占用率统计：在70MHz–6.0GHz范围内按56MHz步进扫描，106个频点，每点100μs，全频段扫描约10.6ms，每秒近100次完整扫描。适合长期频谱占用率监测、无线电管理巡检、频谱资源规划数据采集。　　信道状态监测：对特定通信频段做密集扫描。例如在1.7–2.2GHz的3GPP频段内以较细步进扫描，快速发现空闲信道，支撑动态频谱接入(DSA)和认知无线电应用。　　瞬态干扰捕获：FastLock模式下约20μs的PLL锁定时间，配合RSSI快速采样，可捕获毫秒级瞬态干扰信号。对干扰源定位、频谱合规测试有直接价值。　　多节点协同监测：TRX9361支持多器件同步功能。多颗芯片共享同一参考时钟，多芯片同步功能可实现多节点时间对齐，支撑TDOA到达时差定位等高级监测手段。　　五、自主可控　　TRX9361在国内量产，封装与引脚定义与AD9361一致。现有基于AD9361的FPGA驱动代码、SPI配置序列、FastLockProfile管理逻辑可直接复用，迁移验证成本低。芯动神州本土FAE团队可提供接口调试到量产导入的全流程技术支持。　　六、结语　　当射频工程师手里只有一颗56MHz带宽的收发器，面对6.0GHz的频谱空间，不必在宽频带采样卡和慢速机械调谐之间二选一。TRX9361以2.4Hz的LO步长、FastLock机制的微秒级锁定和片上RSSI，给出了第三条路：用速度换带宽，用窄带逐点扫描替代全频段采集。这对频谱监测、信道占用率统计、瞬态干扰捕获这些"只关心信号有无"的场景，是一套值得纳入设计选型的工程方案。
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芯动神州丨TRX9361发射镜像为何随上电波动？TX正交校准机制与排查方法

　　在TRX9361射频系统开发中，曾遇到这样一种现象：同一块板卡、同一频点和配置，首次上电时发射镜像可以达到-55dBc，重新上电后却变成-35dBc，多次上电结果还不完全一致。为什么载波馈通相对稳定，镜像却会明显波动?这类问题首先应从I/Q失配、TX正交校准(TXQuadCal)以及校准测试链路入手排查。本文将结合TRX9361项目实测经验进行分析。　　一、镜像为什么会变化?　　理想的正交调制要求I、Q两路幅度一致、相位保持90°正交。实际链路中存在幅度误差和相位误差，就会产生镜像分量。工程上常用近似关系理解：1°相位误差≈-41dBc，1dB增益误差≈-25dBc。但这只是理论近似，实际镜像还会受到PA、巴伦、滤波器、匹配网络、温度、电源以及测试仪器等因素影响。因此，测到-35dBc时，不能简单判断为某一个参数超差，而应结合芯片内部校准状态共同分析。　　二、TX Quad Cal到底在做什么?　　TXQuadCal利用芯片内部测试信号和RX测量链路，对TX路径的幅度、相位及DC误差进行测量，并计算相应的校正量。　　启动方式为：0x016[D4]=1　　校准结束后，该Bit会自动清零。　　但这里需要区分三个概念：写入启动命令≠校准真正运行≠算法已经收敛。　　写入0x016[D4]=1后，应确认该位实际置位，或者观察0x017[D7:D4]进入TX1/TX2校准状态，例如0x4、0x5，随后再等待0x016[D4]自清零。　　一次启动多个校准项目时，0x016[D4]只表示TXQuadCal这一项结束，还应确认0x017[D7:D4]最终进入0x1，或逐项确认相关启动状态。　　等待策略还取决于0x0A1[D7]：　　D7=0：普通计数模式，0x0A9用于限制最大算法运行时间;　　D7=1：FreeRun模式，0x0A9被忽略，算法可能持续运行;　　因此软件应设置独立watchdog，避免无边界轮询。需要注意，watchdog到期只能说明“在软件等待窗口内未完成”，不能直接等同于芯片校准失败，最终仍应结合0x016、0x0A7/0x0A8等状态判断。　　三、真正判断是否收敛，要看0x0A7/0x0A8　　TX1状态位位于：0x0A7[D1:D0]　　TX2状态位位于：0x0A8[D1:D0]　　其中D1、D0分别表示载波馈通测试分量和不需要的SSB测试分量是否降低到对应门限以下。　　因此工程上可重点检查：　　TX1：0x0A7[D1:D0]=11b　　TX2：0x0A8[D1:D0]=11b　　但要注意：状态位为11b，只代表芯片内部算法达到配置门限，并不代表外部频谱上的镜像指标一定满足产品要求。　　同时，只有确认本次TXQuadCal确实运行后，0x0A7/0x0A8才能作为本次校准结果使用，否则旧状态可能造成误判。　　四、为什么要重点检查0x0A0?　　TX Quad Cal内部使用RX NCO和TX NCO形成校准测试信号：　　RX NCO：0x0A0[D6:D5]　　RX NCO Phase Offset：0x0A0[D4:D0]　　TX NCO：0x0A3[D7:D6]　　这里的关键不是要求两个NCO寄存器编码完全相同，而是要保证：RX和TX NCO对应的实际测试频率匹配。　　而0x0A0[D4:D0]的Phase Offset与RX数字链路延迟有关，会受到采样率、HB/FIR、数字时钟以及NCO配置等影响，因此不存在适用于所有系统的“万能值”。　　还要特别注意一个原厂约束：　　当0x0A0[D6:D5]=00b时，0x0A1[D1:D0]的M不能为00b。　　否则decimate-and-dump可能只能获得测试波形的部分周期，影响误差估计和校准环路稳定性。　　因此，使用或扫描0x0A0=0x00之前，必须同时检查M配置。　　五、不要默认0x0C就是最佳值　　实际项目中经常会看到：0x0A0=0x0C。但这并不意味着0x0C适合所有系统。曾有TRX9361项目在其它条件不变的情况下，将PhaseOffset从0x0C调整到0x00，并重新执行TXQuadCal后，上电镜像波动明显改善。这说明：RXNCOPhaseOffset可能是特定系统中影响TXQuadCal稳定性的重要因素。但这只是项目经验，不能直接得出“TRX9361必须设置为0”的结论。更可靠的方法，是固定其它条件，对：0x0A0[D4:D0]=0～31逐项扫描。扫描期间应固定RX/TXNCO实际测试频率、M以及0x0AC指定的TX校准衰减。如果使用FullGainTable，则固定0x0AA;如果使用SplitGainTable，则同时固定0x0AA对应的LMTGain和0x0AE对应的LPFGain。每改变一个PhaseOffset，都重新执行完整TXQuadCal，并记录：0x016、0x017、0x0A7、0x0A8、载波馈通及镜像电平。更重要的是，每个候选值都应进行多次重新上电或重新初始化，统计：　　校准启动成功率　　0x0A7/0x0A8收敛通过率　　镜像最差值　　多次上电的波动范围　　最终选择在当前器件版本、频率、带宽、采样率及数字滤波条件下重复性最好的参数，而不是只选择某一次测量中镜像最低的值。双发射通道或切换不同RF输出路径时，还应分别确认对应通道和输出路径的校准结果，不能直接复用单一路径的实测结论。　　六、修改0x0A0时不要直接覆盖整个寄存器　　如果只是修改Phase Offset，建议采用读改写：　　new_0x0A0 = (old_0x0A0 & 0xE0) | (new_phase_offset & 0x1F)　　这样可以保留0x0A0[D7:D5]，只修改D4:D0。尤其要注意，直接将0x0A0写成0x00，可能同时改变RX NCO频率编码，从而破坏校准测试条件。　　七、什么时候需要重新执行TX Quad Cal?　　并不是每次修改寄存器都必须重新执行TX Quad Cal。AD9361原厂资料支持在载波频率发生变化时按需执行TX Quad refresh calibration，器件温度显著变化时也建议刷新校准结果。需要强调的是：当前公开资料并没有为TX Quad Cal单独规定固定的“100 MHz刷新阈值”。因此，不应把100 MHz作为TX Quad Cal的通用触发条件。实际是否重新校准，应结合系统切频策略、温度变化范围以及镜像指标确定。而当采样率、带宽、FIR或HB配置发生变化时，应重新检查NCO实际测试频率和Phase Offset，并根据实际结果重新校准或验证。　　八、遇到上电波动，建议这样排查　　如果出现：首次上电-55 dBc，重新上电-35 dBc　　建议依次检查：　　确认TX Quad Cal确实启动;　　确认0x017校准序列正常运行并结束;　　检查0x0A7/0x0A8是否真正收敛;　　确认0x0A0/0x0A3对应的实际NCO测试频率匹配，并检查M配置;　　扫描0x0A0[D4:D0]并进行多次上电统计;　　再检查PLL、时钟、电源、温度以及PA、巴伦、滤波器和匹配网络。　　如果芯片内部校准状态和校正结果稳定，而最终频谱仍然波动，就应重点转向板级RF链路和外部环境。　　九、结语　　TRX9361发射镜像随上电波动时，核心不是简单地“再跑一次TXQuadCal”，而是建立完整证据链：　　校准是否真正启动?　　算法是否真正收敛?　　NCO实际测试频率是否匹配?　　M和PhaseOffset是否适合当前测试链路?　　不同上电得到的校正结果是否一致?　　只有把这些问题逐层拆开，才能真正判断问题究竟来自校准算法、NCO配置、时钟电源、温度，还是外部RF链路。对于TRX9361项目，建议针对不同的频段、带宽、采样率和数字滤波配置建立对应的TXQuadCal参数，而不是简单采用一个固定的“万能寄存器值”。
2026-08-18 11:07 阅读量：232
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