士兰微电子亮相第十八届光储充关键元器件技术创新研讨会-Ameya360电子元器件采购网

士兰微电子亮相第十八届光储充关键元器件技术创新研讨会

发布时间：2026-06-16 10:33

作者：AMEYA360

来源：士兰微

阅读量：565

士兰微电子亮相第十八届光储充关键元器件技术创新研讨会

　　峰会速递

　　6月12日，2026第八届中国数字电源关键元器件应用创新峰会(华南站)在深圳举行。大会以“核心智变·能效跃迁”为主题，聚焦数字电源领域前沿技术发展趋势，围绕光储充、800V超充与第三代半导体、AI服务器电源等热点方向展开深入交流。

士兰微电子亮相第十八届光储充关键元器件技术创新研讨会

　　作为大会同期举办的重要论坛之一，第十八届光储充关键元器件技术创新研讨会汇聚了来自新能源、电力电子及半导体产业链的专家学者和企业代表，共同探讨光储充领域关键元器件技术创新与产业发展路径。

　　会上，士兰微电子负责光储技术市场的黄经理作题为《士兰新型功率器件为储能带来的机遇和挑战》的技术报告，围绕光储产业发展趋势及新型功率器件应用需求，分享了士兰在IGBT和SiC MOS等功率半导体领域的技术积累与应用实践。

　　针对光储系统对高效率、高可靠性和高功率密度的需求，报告重点分享了士兰IGBT芯片技术的发展成果。通过持续推进工艺升级和产品迭代，士兰新一代IGBT产品在降低损耗、提升功率密度和提高工作结温等方面取得积极进展，可有效减少系统并联器件数量，帮助客户实现更优的系统设计和成本控制。在光储应用案例中，结合优化控制策略，系统损耗和器件结温均得到明显改善，为光储设备长期稳定运行提供了有力支撑。

　　在第三代半导体领域，报告介绍了士兰SiC MOS芯片的技术演进路线及应用成果。相比传统硅基器件，SiC MOS具有成本低、开关损耗低、工作频率高、功率密度高等优势，能够进一步提升光储系统转换效率和系统集成度。依托士兰微电子自主研发的1200V系列SiC MOS产品及配套解决方案，士兰已形成覆盖户用光储、工商业光储、电站储能等应用场景的SiC MOS产品布局，为客户提供更加高效可靠的功率器件选择。

士兰微电子亮相第十八届光储充关键元器件技术创新研讨会

　　经过多年持续投入，士兰微电子已形成覆盖芯片设计、制造、封装测试等环节的IDM经营模式，拥有完善的研发体系和制造平台，在功率器件领域建立了较为完整的产品矩阵和产业基础。当前，随着新能源装机规模持续增长和储能市场快速发展，功率半导体正迎来新的发展机遇。未来，士兰微电子将持续加大在IGBT、SiC MOS等核心功率器件领域的研发投入，不断提升产品性能和技术水平，积极推动新型功率器件在光储充等新能源应用场景中的创新应用，为行业高质量发展贡献力量。

士兰微电子亮相第十八届光储充关键元器件技术创新研讨会

（备注：文章来源于网络，信息仅供参考，不代表本网站观点，如有侵权请联系删除！）

行业新闻

比MiniHPD还小！士兰微SDualPAK把两套三相逆变器塞进140×86 mm底板

　　传统双电控的集成思路通常从结构入手：缩小低功率侧、合并底板、压缩端子间距。这种方法可以减少外形尺寸，却会挤占内部布线空间。当DBC上的铜路变细、换流回路变长，寄生电感随之上升。SiC器件开关速度较快，原本不算突出的布线差异会被放大为电压尖峰、动态不均流和栅极振荡。　　士兰微提出的SDualPAK方案没有继续压缩传统平面布局，而是采用的ZPAK的3D互联封装方案，将P1和P3的相位交错合封起来。前者控制杂感并提升芯片得房率，后者减少两套三相模块之间的重复结构。两种设计共同指向一个目标：在140×86 mm的底板上容纳两套三相逆变器，也就是说其SDualPAK双电控模块总尺寸可以做的小于一个MiniHPD的尺寸!　　01.简单“拼小”为什么会把杂感做大P1+P3双电控常见的做法是分别为两台电机配置功率模块。士兰微给出的参考方案中，MiniHPD与MiniPACK组合后的底板尺寸约为235×72 mm;如果使用两个ZPAK，总尺寸约为200×70 mm。两种方案都保留了相对独立的三相模块结构，因此底板、封装边界、DC连接和安装空间存在一定重复。　　进一步集成时，设计者往往会优先压缩功率较小的P1部分。问题在于，传统模块的DBC既用于放置芯片，也承担桥臂之间的功率布线。封装面积缩小后，芯片仍需占据基本空间，最先被压缩的就是铜路宽度和走线间距。这会直接改变换流回路的寄生参数。功率器件关断时，杂感会产生附加电压。SiC器件的(di/dt) 较高，即使寄生电感只增加几个纳亨，也可能产生明显的关断过冲。如果多个芯片并联，走线电感不一致还会导致栅源电压和开关时序出现偏差。一颗芯片先导通，另一颗后导通;关断时又可能出现相反的速度差异。电流分配失衡后，局部芯片会承受更高的电流和温度。也就是说，P1和P3简单拼成一个模块，为追求体积而压缩P1区域，容易使P1走线变细，最终形成较大的杂感。问题的根源不在于能否把六个半桥放进去，而在于缩小之后如何保留合理的功率回路。ZPAK的处理方法是把一部分主功率走线从DBC平面转移到封装上方。在HPD或MiniHPD等常规模块中，DBC既要承载芯片，又要完成DC正负极、上下桥和交流输出之间的连接。芯片周围因此需要预留较大面积用于铜路和端子过渡。士兰微将这种面积称为DBC的“走线占用”。ZPAK利用内部Clip和外围铜排完成功率连接。电流可以从芯片上方引出，不必全部沿DBC横向绕行。DBC由此腾出更多面积放置芯片，主功率路径也能保持较短、较宽。士兰微给出的比较数据显示，ZPAK的芯片可用面积占DBC面积的比例约为70%，HPD约为40%。其功率密度相较MiniHPD提高约60%，相较HPD提高约65%。　　3D走线也为低杂感设计提供了条件。ZPAK的外围母排与内部Clip可以形成叠层结构，使换流电流的去程和回程彼此靠近。两条路径中的电流方向相反，其磁场能够部分抵消，从而降低回路等效电感。士兰微展示的ZPAK参考系统杂感约为10至12 nH，实测结果为12.3 nH;作为对比，普通TPAK系统的杂感约为22 nH。在其展示的测试条件下，较低杂感可使IGBT动态损耗降低约28%。同时，ZPAK系统的DC铜排尺寸比TPAK方案减少约50%。这些数据证明了ZPAK平台控制杂感的潜力，但不能直接视为SDualPAK整机的测试结果。双电控方案加入了共母线、电容和更密集的端子结构，最终杂感仍取决于完整系统的连接方式。02.P1与P3交错合封，重新组织六个半桥SDualPAK的第二项关键设计，是按照相位重组P1和P3的六个半桥。传统双电控通常把P1的三个半桥放在一个三相模块中，再把P3的三个半桥放在另一个模块中。SDualPAK改用三只双半桥模块。每只模块同时容纳P1的一相和P3的一相，排列方式分别为P1-U与P3-U、P1-V与P3-V、P1-W与P3-W。　　其“P1&P3交错合封”指的是物理封装和端子排列。与PWM交错控制无关。模块的交流端子依次形成P1-U、P3-U、P1-V、P3-V、P1-W、P3-W，两套三相输出在空间上交替出现。士兰微给出了两种主要的桥臂分组方式。一种方式让同一套逆变器使用连续分布的三个半桥;另一种方式让P1使用三只模块中的第一半桥，P3使用三只模块中的第二半桥。这种布局减少了两只独立三相模块之间重复的封装边界、安装空间和DC侧结构。SDualPAK底板尺寸由两只ZPAK的200×70 mm缩小到140×86 mm，也小于一只143.5×117 mm的MiniHPD。　　“尺寸再减小约40%”需要结合比较口径理解。140 mm相较235 mm确实缩短约40.4%，相较两只ZPAK的200 mm缩短30%。如果按底板面积计算，SDualPAK相较235×72 mm方案缩小约28.8%，相较200×70 mm方案缩小约14%。士兰微并没有给出厚度，因而暂时无法证明模块总体积缩小40%。SDualPAK的尺寸收益主要来自结构重组，杂感控制则依赖ZPAK的3D走线。交错合封消除重复空间，Clip和叠层母排避免压缩空间后出现细长功率路径。两种设计缺一不可。　　03.模块本体变小后，系统设计成为新的瓶颈SDualPAK把两套三相逆变器压缩到140×86 mm，但驱动、电容和采样电路不会同步缩小。士兰微在2026xEV论坛演讲中列出了四项系统设计难点。　　第一项是驱动电路。六个半桥包含12个功率开关位置，需要布置相应的驱动IC和隔离电源。当前ZPAK方案中，每颗芯片及隔离电源约占21×24 mm的板面积。模块缩小之后，驱动板可能比功率模块更难布置，还要满足相间爬电距离和抗干扰要求。　　第二项是DC-link电容。P1和P3共用直流母线后，电容不能简单按照两套独立逆变器的容值相加。两台电机在不同工况下可能分别处于驱动或发电状态，母线纹波存在叠加或抵消的可能。工程团队需要根据复合工况重新定义纹波电流、容值和热负荷。　　第三项是六相电流采样。两套三相逆变器需要六路交流电流检测。MLX无磁芯方案单个仍需占用约30 mm板宽，采样结构很可能削弱功率模块带来的尺寸收益。　　第四项是交流铜排。P1和P3端子按照相位交错排列，必须分别连接到两台电机的三相绕组。士兰微认为可以让一套铜排向上、另一套向下，连接本身并非无法解决，但铜排层叠、绝缘距离和装配工艺仍需与整机结构协同设计。　　除此之外，量产项目还要验证两套逆变器之间的热耦合、共母线故障传播、EMC和保护策略。三只双半桥模块共用紧凑底板后，任何一处局部失效都可能影响另一套电机控制，故障隔离的重要性高于两只独立模块方案。　　按照士兰微披露的进度，SDualPAK仍处于Pre-A样件开发阶段，面向2027年以后的项目。现有资料能够说明它的结构逻辑，也能证明ZPAK平台具备低杂感能力，但尚不足以判断整套双电控的量产成本与可靠性。　　总结　　SDualPAK最值得关注的地方，是它改变了双电控功率级的组织方式。六个半桥不再按两台电机分成两个封装，而是按U、V、W三相重新配对。这样的结构为双电控释放了尺寸空间，ZPAK的3D走线则补上电气性能这一环。下一阶段的竞争不会只发生在功率模块内部，而会转移到驱动、电容、采样和保护系统能否跟上这块140×86 mm的功率核心。

2026-07-29 09:19 阅读量：239

型号	品牌	询价
RB751G-40T2R	ROHM Semiconductor
BD71847AMWV-E2	ROHM Semiconductor
CDZVT2R20B	ROHM Semiconductor
TL431ACLPR	Texas Instruments
MC33074DR2G	onsemi

型号

品牌

询价

ROHM Semiconductor

ROHM Semiconductor

ROHM Semiconductor

Texas Instruments

onsemi

型号	品牌	抢购
TPS63050YFFR	Texas Instruments
ESR03EZPJ151	ROHM Semiconductor
STM32F429IGT6	STMicroelectronics
BU33JA2MNVX-CTL	ROHM Semiconductor
BP3621	ROHM Semiconductor
IPZ40N04S5L4R8ATMA1	Infineon Technologies

型号

品牌

抢购

Texas Instruments

ROHM Semiconductor

STMicroelectronics

ROHM Semiconductor