核芯互联 CLF2594 与 TI LMX2594 深度对比:六大维度全面领先

发布时间:2026-04-30 11:25
作者:AMEYA360
来源:核芯互联
阅读量:1114

  在 5G 通信、高端传感、大规模阵列系统以及高速数据转换器时钟等前沿应用领域,宽带频率合成器(PLL)是不可或缺的核心器件。长期以来,德州仪器(TI)的 LMX2594 凭借其出色的相位噪声和抖动性能,在 15GHz 以内频段占据着主导地位。核芯互联(北京)科技有限公司基于成熟 CMOS 工艺平台,推出了高性能宽带频率合成器 CLF2594,实现了对 LMX2594 的原位替换与多项关键指标升级。

核芯互联 CLF2594 与 TI LMX2594 深度对比:六大维度全面领先

  图 CLF2594 产品

  本文将从六大维度深入对比 CLF2594 与 LMX2594,重点呈现 CLF2594 在杂散性能、相位噪声、架构设计、工艺成本、系统集成度以及工作温度范围方面的核心优势。

  一、核心参数总览:关键指标全面领先

  CLF2594 采用与 LMX2594 一致的 QFN40 6×6 mm 封装,管脚完全兼容,支持原位替换。在超过半数的 34 项关键参数中,CLF2594 实现了 18 项提升、8 项持平,仅在频率上限等 5 项指标上略有差距。

  ✓ 十大核心优势速览

核芯互联 CLF2594 与 TI LMX2594 深度对比:六大维度全面领先

核芯互联 CLF2594 与 TI LMX2594 深度对比:六大维度全面领先

  34 项完整参数分组对比

  频率与噪声

  输出频率范围差距

  CLF2594: 10 MHz ~ 14 GHz | LMX2594: 10 MHz ~ 15 GHz

  VCO 相位噪声差距

  CLF2594: -121@1M@8GHz | LMX2594: -128@1M@8GHz

  整数积分抖动差距

  CLF2594: 50 ~ 60 fs | LMX2594: 45~55 fs

  小数积分抖动持平

  CLF2594: 70 ~ 90 fs | LMX2594: 未单独列出

  归一化噪声(核心优势)

  归一化热噪声(整数)提升

  CLF2594: -238 dBc/Hz | LMX2594: -236 dBc/Hz

  归一化 1/f 噪声提升

  CLF2594: -130 dBc/Hz | LMX2594: -129 dBc/Hz

  杂散性能(核心优势)

  整数边界杂散提升

  CLF2594: <-55 dBc | LMX2594: ~-40 dBc

  游走杂散提升

  CLF2594: <-65 dBc | LMX2594: 部分频点强游走杂散

  参考杂散(环路带宽可调)持平

  CLF2594: 典型 -75 dBc | LMX2594: 未明确列出

  鉴相杂散(环路带宽可调)持平

  CLF2594: 典型 -80 dBc | LMX2594: 未明确列出

  小数与算法

  小数算法提升

  CLF2594: 多阶 MASH;杂散抑制增强 | LMX2594: 仅 2/3/4 阶 MASH

  小数最大位数提升

  CLF2594: 32 bits | LMX2594: 24 bits

  零误差小数持平

  CLF2594: 支持 | LMX2594: 支持

  电源与基础参数

  供电电压持平

  CLF2594: 3.15 V ~ 3.45 V | LMX2594: 3.15 V ~ 3.45 V

  工作电流(典型值)差距

  CLF2594: 360 mA | LMX2594: 350 mA

  输出功率持平

  CLF2594: >0 dBm | LMX2594: >0 dBm

  内部无倍频次谐波持平

  CLF2594: 支持 | LMX2594: 支持

  KVCO / fout提升

  CLF2594: 2 % | LMX2594: 1 %

  温度与集成度(核心优势)

  工作温度范围提升

  CLF2594: -55 °C ~ +85 °C | LMX2594: -40 °C ~ +85 °C

  片内环路滤波器提升

  CLF2594: 支持 | LMX2594: 不支持

  外围最少阻容感数量提升

  CLF2594: 13 | LMX2594: 31

  VCO 校准时间提升

  CLF2594: 12 μs | LMX2594: 20 μs

  同步与 SYSREF

  跨多片相位同步(SYNC)持平

  CLF2594: 支持 | LMX2594: 支持

  小数相位微调持平

  CLF2594: 支持 | LMX2594: 支持

  可生成/重复与射频同步的 SYSREF持平

  CLF2594: 支持 | LMX2594: 支持

  分频率可编程延迟 SYSREF提升

  CLF2594: 5 ps 步进 | LMX2594: 9 ps 步进

  RAMP 与高级功能

  自动/手动斜坡频率生成(RAMP)持平

  CLF2594: 支持 | LMX2594: 支持

  RAMP 最大扫频带宽提升

  CLF2594: 120 MHz | LMX2594: 50 MHz

  RAMP 过整数零点提升

  CLF2594: 无错乱 | LMX2594: 有错乱

  输入 3~7 倍频差距

  CLF2594: 不支持 | LMX2594: 支持

  全自动/半自动/手动/近频校准持平

  CLF2594: 支持 | LMX2594: 支持

  输出分频器连续 2 分频覆盖至 10MHz提升

  CLF2594: 支持,使用简洁 | LMX2594: 部分频段需 2/3 分频切换

  封装与工艺

  工艺路线提升

  CLF2594: 成熟 CMOS | LMX2594: 特殊工艺

  封装尺寸持平

  CLF2594: QFN40 6×6 mm(原位替换) | LMX2594: QFN40 6×6 mm

  二、杂散性能:架构创新带来的核心竞争力

  在频率合成器的设计中,杂散(Spur)是一个极其关键的指标。杂散信号会干扰主信号,降低系统的信噪比,在传感和通信系统中影响尤为突出。CLF2594 最核心的差异化优势,正是其在杂散抑制上的卓越表现。

  TI 的 LMX2594 架构中包含了预分频级(Pre-R Divider、Pre-N Divider)以及输入倍增器(Multiplier)。虽然输入倍增器可以用来缓解整数边界杂散(IBS),但复杂的预分频架构本身容易引入额外的杂散分量,而且会频繁出现强游走杂散。

  相比之下,CLF2594 采用了更为创新的架构设计——超高频高线性连续分频器。这一架构上的精简带来了立竿见影的效果,显著抑制了小数模式下的杂散信号数量和幅度,即使在整数边界频点,仍然能够满足大多数项目对于杂散的严苛要求。使得 CLF2594 在对频谱纯度要求极高的应用场景(如高精度测试测量设备、复杂电磁环境下的传感系统)中具有显著的优势。

  小数算法灵活可配

  CLF2594 在小数分频模式下支持 Σ-Δ 调制器加抖动(Dither)功能,并提供多种小数算法,可灵活针对不同频率规划优化杂散分布。同时支持 32 bits 小数分子及分母可调,通过分子、分母的任意搭配,可实现无限精度的小数频点。

  三、相位噪声:更优的噪声底,更低的带内噪声

  相位噪声是频率合成器的另一核心指标,直接决定了系统的信噪比和误码率。CLF2594 在两项归一化噪声指标上均优于 LMX2594:

核芯互联 CLF2594 与 TI LMX2594 深度对比:六大维度全面领先

  这两项指标的提升意味着:在相同的环路带宽和鉴相频率配置下,CLF2594 能够提供更低的带内相位噪声,为系统提供更纯净的时钟信号。对于高速 ADC/DAC 时钟应用而言,更低的带内相位噪声直接转化为更低的时钟抖动,进而提升数据转换器的有效位数(ENOB)。

  四、成熟 CMOS 工艺:极致性价比与供应保障

  除了性能上的突破,CLF2594 在工艺路线上的选择也为其带来了巨大的市场竞争力。

  传统的高端射频芯片往往依赖于昂贵的特殊工艺(如 SiGe BiCMOS)来追求极致的高频性能。而 CLF2594 采用了成熟的 CMOS 工艺进行设计与制造,这一工艺路线的选择带来了两大核心优势:

  ✓ 供应链弹性与成本优势

  成熟 CMOS 工艺意味着从设计、流片到封装测试,整个产业链均可在主流代工厂完成,交付周期更有保障。在提供比肩甚至超越 LMX2594 性能的同时,CLF2594 能够以更具竞争力的价格推向市场,帮助客户显著降低系统的整体 BOM 成本。对于需要大规模部署频率合成器的 5G 基站、大规模阵列系统等应用而言,这一成本优势将被成倍放大。

  五、系统集成度:片内滤波器与更简洁的外围设计

  CLF2594 在系统集成度上相比 LMX2594 有着显著的提升,这直接体现在外围电路的简化和板级空间的节省上。

  片内集成环路滤波器是 CLF2594 的一大独特优势。LMX2594 需要在 CPout 引脚外接完整的环路滤波器电路(通常为 2~4 阶,包含多个电阻和电容),而 CLF2594 则在芯片内部集成了环路滤波器,并支持片内(LF_ONCHIP_EN)或片外(LF_OFFCHIP_EN)两种滤波方案的灵活切换。对于设计把握充足的场景,可直接启用片内滤波器,省去全部外部环路滤波器器件;对于需要更大带宽调节范围的场景,也可保留片外滤波器位置,两者兼顾。

  ✓ 外围器件数量减少 58%

  CLF2594 的外围设计更为简洁,将 LMX2594 的外围阻容感数量从 31 个降至 13 个。用户可以在不重做 PCB 的前提下直接焊接进行原位替换,同时还能进一步精简外围器件数量,节约板级空间。

  这一集成度的提升不仅降低了 BOM 成本,还减少了外围器件的寄生效应对性能的影响,提高了系统的可靠性和一致性。

  六、工作温度范围:面向严苛环境的更强适应性

  在工作温度范围方面,CLF2594 同样展现出了相对于 LMX2594 的明显优势。

  LMX2594 的工作温度范围为 -40°C ~ +85°C(工业级),而 CLF2594 的锁定温度范围扩展至 -55°C ~ +85°C,低温端延伸了 15°C。这一差异看似微小,但在实际应用中意义重大:

  对于高空平台、高端探测设备、高海拔通信设施以及极寒地区的基础设施部署而言,-55°C 的低温工作能力是一项不可或缺的指标。CLF2594 更宽的工作温度范围意味着它能够直接应用于这些对温度适应性要求更高的场景,而无需额外的加热保温措施,进一步降低了系统的复杂度和成本。

  七、丰富的高级功能:满足复杂系统需求

  在高级功能方面,CLF2594 全面支持现代复杂射频系统的需求,与 LMX2594 保持了高度的功能对等,并在部分细节上有所增强。

  JESD204B SYSREF 支持:CLF2594 能够生成与 RFOUTA 同步的 SYSREF 信号(通过 RFOUTB 输出),并具备 5 ps 的高精度时间分辨率。通过 SYSREF_IP_DAC、SYSREF_QP_DAC 等寄存器字段,工程师可以以 5 ps 为步进对 RFOUTA 与 RFOUTB 之间的延迟进行精细编程,便于校正因 PCB 走线差异导致的时序不匹配,是高速数据转换器(ADC/DAC)的理想低噪声时钟源。

  多器件相位同步:CLF2594 的 SYNC 引脚支持 CMOS 和 LVDS 两种驱动模式,可确保多芯片输出之间具有确定性的延迟关系,满足 MIMO 和大规模阵列系统的严苛相位一致性要求。通过 SDM_PHAJ 寄存器,还可以利用 Σ-Δ 调制器对输出信号相位进行精细调整,相位调整分辨率达到 360° × (1/232),为多通道系统的相位校准提供了极大的灵活性。

  FMCW 雷达 RAMP 功能:CLF2594 内置自动与手动两种频率斜升配置方式,最多支持两组独立的频率 RAMP(RAMP0 和 RAMP1),支持 RAMP BURST 模式(最多 8191 次重复)以及 RAMP 上下限保护(RAMP_LIMIT_HIGH/LOW),可生成三角波、锯齿波等多种复杂波形,非常适合调频连续波传感应用。而且得益于 CLF2594 更大的 KVCO 优势,在无需中途校准的情况下即可实现比同类产品更大的扫频范围。

  总结

  ✓ CLF2594 核心价值

  核芯互联 CLF2594 通过创新的无预分频级架构,在杂散性能上实现了对传统架构的超越;更优的归一化噪声指标带来了更低的带内相位噪声;成熟 CMOS 工艺赋予了其在供应保障和性价比上的显著优势;片内集成环路滤波器大幅简化了外围设计;-55°C 的低温工作能力则拓展了其在严苛环境下的应用边界。

  对于正在寻求高性能、高可靠性且具备成本竞争力的射频系统开发者而言,CLF2594 无疑是一个极具吸引力的选择。它不仅支持对 LMX2594 的原位替换,更在多个性能维度上实现了显著升级,为客户带来真正的价值提升。

核芯互联 CLF2594 与 TI LMX2594 深度对比:六大维度全面领先


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2026-06-18 09:21 阅读量:527
芯跃未来 | 核芯互联 CLG21012 重磅发布 国产高性能时钟发生器全面兼容 PCIe 7.0
  在数据中心、AI 算力集群、高端服务器对时钟精度要求日益严苛的今天,核芯互联正式推出新一代高性能可编程时钟发生器——CLG21012。该产品 Pin-to-Pin 兼容业界标杆 Renesas RC21012,并在核心性能指标上实现全面超越,率先实现 PCIe Gen7 时钟兼容性,为下一代高速互连基础设施提供强劲"芯"动力。  一、产品定位:国产替代,性能跃升  CLG21012 是一款 12 通道输出高性能可编程时钟发生器,频率覆盖 1kHz 至 650MHz,支持 LVDS、LP-HCSL、LVCMOS 等多种输出格式。产品面向高性能计算(HPC)、数据中心加速器、企业级存储、交换机与路由器等关键应用场景,旨在为国内通信与计算产业提供自主可控、性能卓越的时钟解决方案。  更重要的是,CLG21012 与 Renesas RC21012 实现硬件级 Pin-to-Pin 兼容,用户无需修改 PCB 设计即可无缝替换,大大降低了国产导入的门槛和风险。  二、核心突破:PCIe Gen7 就绪  PCIe 7.0 作为下一代高速接口标准,对参考时钟的 RMS 相位抖动提出了极为严苛的要求——Common Clock 模式下需低于 67fs。这对时钟发生器的设计提出了前所未有的挑战。  核芯互联 CLG21012 在展频(SSC)条件下实测 PCIe Gen7 抖动表现如下:  实测数据显示,CLG21012 在最优配置下 PCIe Gen7 抖动低至 63.95fs,充分满足 PCIe 7.0 的 67fs 严苛要求,为下一代 128GT/s 高速互连奠定了坚实的时钟基础。  三、性能实测:抖动降低最多 60%,功耗降低最多 57%  核芯互联对 CLG21012 与 RC21012 进行了全面对标测试,覆盖多种晶振频率、输出格式和输出频率组合。测试结果令人振奋——CLG21012 在抖动性能和功耗控制上全面领先。  3.1 LP-HCSL RMS 相位抖动对比(25MHz 晶振)  3.2 LVDS RMS 相位抖动对比(25MHz 晶振)—— 新增测试  最新测试报告新增了对 LVDS 输出格式的全频段抖动测试。CLG21012 在 LVDS 模式下同样展现出远超 RC21012 的低抖动性能:  3.3 更多晶振选择,更低抖动表现  CLG21012 支持 25MHz、39.0625MHz、50MHz、78.125MHz 等多种晶振输入频率,并在每种配置下均展现出优异的低抖动特性。以下为 LP-HCSL 模式下的实测数据:  特别值得一提的是,CLG21012 在78.125MHz 晶振 X2 倍频模式下,156.25MHz 输出 RMS 抖动低至96.5fs,312.5MHz 输出低至82.8fs,均为业界顶尖水平,为高阶通信和计算应用提供了极致的时钟纯净度。  3.4 输出波形实测  CLG21012 在 LP-HCSL 和 LVDS 两种主要输出格式下均表现出极佳的信号完整性,边沿陡峭、过冲小、占空比精准。  ▲ LP-HCSL 100MHz 输出波形实测  Vamp = 1.53V | Duty Cycle = 50.2%  ▲ LVDS 100MHz 输出波形实测  Vamp = 826mV | Duty Cycle = 50.1%  3.5 实测相噪曲线 —— CLG21012 vs RC21012 直观对比25MHz 晶振 | LP-HCSL 156.25MHz▲ CLG21012 — RMS Jitter: 154.4 fs  ▲ RC21012 — RMS Jitter: 364.6 fs  25MHz 晶振 | LVDS 156.25MHz▲ CLG21012 — RMS Jitter: 156.1 fs  ▲ RC21012 — RMS Jitter: 361.9 fs  从相噪曲线可以清晰看出,CLG21012(蓝色曲线)在整个频偏范围内均显著优于 RC21012,尤其是在 1kHz~1MHz 的关键频段内,相噪底更低、杂散更少,直接转化为更低的 RMS 抖动。  不同晶振配置下 CLG21012 相噪表现  ▲ 50MHz 晶振 | LP-HCSL 156.25MHz — RMS Jitter: 127.7 fs▲ 78.125M X2 模式 | 156.25MHz — RMS Jitter: 96.5 fs  ▲ 78.125M X2 模式 | 312.5MHz — RMS Jitter: 82.8 fs  3.6 功耗对比:核心功耗降低 57%  在追求高性能的同时,CLG21012 在功耗控制上同样表现出色:  核心功耗从 174mA 降至 74mA,降幅高达 57%。在大规模数据中心部署中,这意味着数以千计的服务器节点累计节省的功耗将极为可观,直接转化为运营成本的降低和碳排放的减少。  四、SSC 展频功能实测  PCIe 规范要求参考时钟支持展频(Spread Spectrum Clocking, SSC)以降低 EMI。CLG21012 支持中心展频和下展频两种模式,展频深度可编程。最新测试报告对 SSC 功能进行了全面验证:  调制频率:31.5KHz / 33KHz 可选  展频深度:-0.25% / -0.5% Down Spread  频率精度:满足 PCIe Gen7 对展频时钟的精度要求  ▲ CLG21012 SSC 展频实测频谱(31.5KHz 调制 / -0.5% Down Spread)  实测结果表明,CLG21012 的 SSC 功能各项参数均符合 PCIe 规范要求,可有效降低高速时钟带来的 EMI 干扰,同时保持优异的抖动性能。  五、关键特性一览  六、应用场景  凭借卓越的低抖动性能和灵活的输出配置,CLG21012 可广泛应用于以下领域:  高性能计算(HPC)——为多路 CPU/GPU 互联提供极低抖动的参考时钟,保障高速 SerDes 链路的信号完整性。  数据中心与 AI 加速器——满足 PCIe Gen7 时钟要求,为 128GT/s 的 CXL 和 PCIe 互连提供可靠时钟源,降低误码率,提升训练效率。  企业级存储——为 NVMe SSD 控制器、RAID 卡等提供高精度时钟,确保高速数据传输的稳定可靠。  交换机与路由器——支持 100G/400G/800G 以太网 PHY 时钟需求,助力网络基础设施带宽升级。  工业控制——宽温工作范围和 robust 设计确保在严苛工业环境下的长期稳定运行。  七、国产替代,供应保障  在全球半导体供应链波动的大背景下,核芯互联 CLG21012 的推出为国内通信设备厂商、服务器制造商和数据中心运营商提供了一个高性能、高可靠性的国产时钟解决方案。Pin-to-Pin 兼容设计确保了用户可以在不改动现有硬件平台的情况下快速完成导入验证,大幅缩短产品上市周期。  同时,本土供应链的优势使得 CLG21012 在交货周期、技术支持和成本控制方面具备更强的竞争力,帮助客户在激烈的市场竞争中抢占先机。  八、结语  核芯互联 CLG21012 的发布,标志着国产高性能时钟发生器在技术上达到了国际领先水平。更低的抖动、更低的功耗、PCIe Gen7 就绪——这三大核心优势使其成为下一代高速计算与通信系统的理想时钟伙伴。  我们诚邀各领域的合作伙伴联系核芯互联,获取 CLG21012 的详细技术资料和样品支持,共同开启高速互联的新篇章。
2026-06-09 13:35 阅读量:652
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