核芯互联发布低噪声轨到轨差分放大器CLA8139

发布时间：2026-07-08 11:34
作者：AMEYA360
来源：核芯互联
阅读量：167

　　产品概述

　　CLA8139是核芯互联推出的一款具备轨到轨输出的超低噪声、高性能全差分放大器。采用国产BCD工艺制造，具有低噪声、高无杂散动态范围(SFDR)和宽带宽特性，是驱动分辨率高达18位模数转换器(ADC)的理想选择。器件额定工作温度范围为-40℃至+125℃，适用于工业级应用场景。

　　核心特性

核芯互联发布低噪声轨到轨差分放大器CLA8139

　　内置共模反馈架构— 可通过单个引脚(VOCM)的输入电压实现对输出共模电压的灵活控制。内部反馈环路同时保证了优异的输出平衡度，并有效抑制偶次谐波失真分量。

　　引脚定义

　　CLA8139采用8引脚SOIC封装，引脚配置简洁明了，便于PCB布局与系统设计。

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

　　关键电气参数

　　以下为 CLA8139 在 VS = ±5V, VOCM = 0V, TA = 25°C, G = 1 条件下的典型性能参数：

核芯互联发布低噪声轨到轨差分放大器CLA8139

　　典型性能特征

　　CLA8139在宽频率范围内展现出优异的线性度和稳定性，以下是关键性能测试数据：

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

　　目标应用

　　CLA8139凭借其出色的噪声性能和灵活的配置能力，广泛应用于以下场景：

　　✓18位及以上高精度ADC驱动电路

　　✓单端转差分信号转换器

　　✓差分有源滤波器设计

　　✓电平转换器

　　✓差分PCB驱动器

　　✓差分电缆驱动器

　　典型应用方案

　　CLA8139 驱动 CL3653B(30MSPS ADC)

　　以下为CLA8139驱动核芯互联CL3653B高速ADC的典型应用电路。该方案展示了单端输入至差分输出的完整信号链设计：

核芯互联发布低噪声轨到轨差分放大器CLA8139

核芯互联发布低噪声轨到轨差分放大器CLA8139

　　应用电路采用 ±5V 供电，通过外部4个电阻(RF = RG = 499Ω)即可设定放大器的闭环增益。输出端通过50Ω匹配电阻连接至CL3653B ADC的差分输入端，实现完整的信号调理链路。

　　设计要点：CLA8139仅需4个电阻组成的简单外部反馈网络即可实现全差分或单端转差分的增益配置，大幅简化了PCB设计复杂度，缩短产品研发周期。

　　产品优势总结

核芯互联发布低噪声轨到轨差分放大器CLA8139

　　CLA8139作为核芯互联差分放大器产品线的重点型号，以卓越的噪声性能和灵活的架构设计，为工业控制、仪器仪表、通信设备等领域的高精度信号采集应用提供了可靠的国产解决方案。

核芯互联发布低噪声轨到轨差分放大器CLA8139


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　　在数据中心、AI 算力集群、高端服务器对时钟精度要求日益严苛的今天，核芯互联正式推出新一代高性能可编程时钟发生器——CLG21012。该产品 Pin-to-Pin 兼容业界标杆 Renesas RC21012，并在核心性能指标上实现全面超越，率先实现 PCIe Gen7 时钟兼容性，为下一代高速互连基础设施提供强劲"芯"动力。　　一、产品定位：国产替代，性能跃升　　CLG21012 是一款 12 通道输出高性能可编程时钟发生器，频率覆盖 1kHz 至 650MHz，支持 LVDS、LP-HCSL、LVCMOS 等多种输出格式。产品面向高性能计算(HPC)、数据中心加速器、企业级存储、交换机与路由器等关键应用场景，旨在为国内通信与计算产业提供自主可控、性能卓越的时钟解决方案。　　更重要的是，CLG21012 与 Renesas RC21012 实现硬件级 Pin-to-Pin 兼容，用户无需修改 PCB 设计即可无缝替换，大大降低了国产导入的门槛和风险。　　二、核心突破：PCIe Gen7 就绪　　PCIe 7.0 作为下一代高速接口标准，对参考时钟的 RMS 相位抖动提出了极为严苛的要求——Common Clock 模式下需低于 67fs。这对时钟发生器的设计提出了前所未有的挑战。　　核芯互联 CLG21012 在展频(SSC)条件下实测 PCIe Gen7 抖动表现如下：　　实测数据显示，CLG21012 在最优配置下 PCIe Gen7 抖动低至 63.95fs，充分满足 PCIe 7.0 的 67fs 严苛要求，为下一代 128GT/s 高速互连奠定了坚实的时钟基础。　　三、性能实测：抖动降低最多 60%，功耗降低最多 57%　　核芯互联对 CLG21012 与 RC21012 进行了全面对标测试，覆盖多种晶振频率、输出格式和输出频率组合。测试结果令人振奋——CLG21012 在抖动性能和功耗控制上全面领先。　　3.1 LP-HCSL RMS 相位抖动对比(25MHz 晶振)　　3.2 LVDS RMS 相位抖动对比(25MHz 晶振)—— 新增测试　　最新测试报告新增了对 LVDS 输出格式的全频段抖动测试。CLG21012 在 LVDS 模式下同样展现出远超 RC21012 的低抖动性能：　　3.3 更多晶振选择，更低抖动表现　　CLG21012 支持 25MHz、39.0625MHz、50MHz、78.125MHz 等多种晶振输入频率，并在每种配置下均展现出优异的低抖动特性。以下为 LP-HCSL 模式下的实测数据：　　特别值得一提的是，CLG21012 在78.125MHz 晶振 X2 倍频模式下，156.25MHz 输出 RMS 抖动低至96.5fs，312.5MHz 输出低至82.8fs，均为业界顶尖水平，为高阶通信和计算应用提供了极致的时钟纯净度。　　3.4 输出波形实测　　CLG21012 在 LP-HCSL 和 LVDS 两种主要输出格式下均表现出极佳的信号完整性，边沿陡峭、过冲小、占空比精准。　　▲ LP-HCSL 100MHz 输出波形实测　　Vamp = 1.53V | Duty Cycle = 50.2%　　▲ LVDS 100MHz 输出波形实测　　Vamp = 826mV | Duty Cycle = 50.1%　　3.5 实测相噪曲线 —— CLG21012 vs RC21012 直观对比25MHz 晶振 | LP-HCSL 156.25MHz▲ CLG21012 — RMS Jitter: 154.4 fs　　▲ RC21012 — RMS Jitter: 364.6 fs　　25MHz 晶振 | LVDS 156.25MHz▲ CLG21012 — RMS Jitter: 156.1 fs　　▲ RC21012 — RMS Jitter: 361.9 fs　　从相噪曲线可以清晰看出，CLG21012(蓝色曲线)在整个频偏范围内均显著优于 RC21012，尤其是在 1kHz~1MHz 的关键频段内，相噪底更低、杂散更少，直接转化为更低的 RMS 抖动。　　不同晶振配置下 CLG21012 相噪表现　　▲ 50MHz 晶振 | LP-HCSL 156.25MHz — RMS Jitter: 127.7 fs▲ 78.125M X2 模式 | 156.25MHz — RMS Jitter: 96.5 fs　　▲ 78.125M X2 模式 | 312.5MHz — RMS Jitter: 82.8 fs　　3.6 功耗对比：核心功耗降低 57%　　在追求高性能的同时，CLG21012 在功耗控制上同样表现出色：　　核心功耗从 174mA 降至 74mA，降幅高达 57%。在大规模数据中心部署中，这意味着数以千计的服务器节点累计节省的功耗将极为可观，直接转化为运营成本的降低和碳排放的减少。　　四、SSC 展频功能实测　　PCIe 规范要求参考时钟支持展频(Spread Spectrum Clocking, SSC)以降低 EMI。CLG21012 支持中心展频和下展频两种模式，展频深度可编程。最新测试报告对 SSC 功能进行了全面验证：　　调制频率：31.5KHz / 33KHz 可选　　展频深度：-0.25% / -0.5% Down Spread　　频率精度：满足 PCIe Gen7 对展频时钟的精度要求　　▲ CLG21012 SSC 展频实测频谱(31.5KHz 调制 / -0.5% Down Spread)　　实测结果表明，CLG21012 的 SSC 功能各项参数均符合 PCIe 规范要求，可有效降低高速时钟带来的 EMI 干扰，同时保持优异的抖动性能。　　五、关键特性一览　　六、应用场景　　凭借卓越的低抖动性能和灵活的输出配置，CLG21012 可广泛应用于以下领域：　　高性能计算(HPC)——为多路 CPU/GPU 互联提供极低抖动的参考时钟，保障高速 SerDes 链路的信号完整性。　　数据中心与 AI 加速器——满足 PCIe Gen7 时钟要求，为 128GT/s 的 CXL 和 PCIe 互连提供可靠时钟源，降低误码率，提升训练效率。　　企业级存储——为 NVMe SSD 控制器、RAID 卡等提供高精度时钟，确保高速数据传输的稳定可靠。　　交换机与路由器——支持 100G/400G/800G 以太网 PHY 时钟需求，助力网络基础设施带宽升级。　　工业控制——宽温工作范围和 robust 设计确保在严苛工业环境下的长期稳定运行。　　七、国产替代，供应保障　　在全球半导体供应链波动的大背景下，核芯互联 CLG21012 的推出为国内通信设备厂商、服务器制造商和数据中心运营商提供了一个高性能、高可靠性的国产时钟解决方案。Pin-to-Pin 兼容设计确保了用户可以在不改动现有硬件平台的情况下快速完成导入验证，大幅缩短产品上市周期。　　同时，本土供应链的优势使得 CLG21012 在交货周期、技术支持和成本控制方面具备更强的竞争力，帮助客户在激烈的市场竞争中抢占先机。　　八、结语　　核芯互联 CLG21012 的发布，标志着国产高性能时钟发生器在技术上达到了国际领先水平。更低的抖动、更低的功耗、PCIe Gen7 就绪——这三大核心优势使其成为下一代高速计算与通信系统的理想时钟伙伴。　　我们诚邀各领域的合作伙伴联系核芯互联，获取 CLG21012 的详细技术资料和样品支持，共同开启高速互联的新篇章。
2026-06-09 13:35 阅读量：492
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核芯互联丨国产PCIe 5.0线性重驱动器标杆之作 核芯互联CLRD320与TI DS320PR810深度对比

　　在当前全球半导体供应链重构的大背景下，国产高性能信号调理芯片的技术突破与产业化进展备受关注。核芯互联(HexinHulian)推出的CLRD320八通道线性重驱动器，以对标TI DS320PR810的产品定位进入PCIe 5.0高端信号链路市场。本文将从电气性能、系统设计、应用场景等多个维度，对两款产品进行详尽的对比分析，为工程师及采购决策者提供客观、全面的技术参考。　　图1 | CLRD320八通道线性重驱动器功能架构图　　一、产品定位与技术架构　　PCIe 5.0标准将单通道数据传输速率提升至32GT/s，信号完整性(Signal Integrity)成为系统设计中最严峻的挑战之一。高频信号在PCB走线、连接器和线缆中传输时会遭受严重的插入损耗(Insertion Loss)，导致眼图闭合、误码率攀升。线性重驱动器(Linear Redriver)作为信号链路中的关键调理元件，通过连续时间线性均衡器(CTLE)对高频分量进行补偿，同时保持链路的线性特性，使下游接收端能够正确完成链路训练(Link Training)，是PCIe 5.0系统设计中不可或缺的信号完整性解决方案。　　核芯互联CLRD320是一款八通道多速率线性重驱动器，专为PCIe 5.0、CXL 2.0、UPI 2.0及速率高达32Gbps的其他高速接口设计。产品采用先进的模拟CMOS工艺，集成了双级连续时间线性均衡器与线性输出驱动器，每个通道独立运行。如上图所示，器件内部包含8路独立的信号通路，每路均配备双级CTLE和线性驱动器，同时集成了接收器检测、电源管理、SMBus/I2C接口、EEPROM控制器和数字核心等辅助功能模块，单路3.3V供电配合内部稳压器设计可有效抵抗板级电源噪声。　　TI DS320PR810作为该细分领域的先发产品，自2022年发布以来已被多家服务器和存储厂商广泛采用，是PCIe 5.0线性重驱动器的事实标杆。两款产品在引脚定义、封装尺寸和基本功能架构上保持了高度一致，均为5.5mm×10mm WQFN-64封装，支持Pin Mode、SMBus/I2C从机模式和EEPROM自加载三种配置方式。　　二、核心电气规格逐项对比　　2.1 高速信号性能参数　　技术解读：附加抖动是衡量重驱动器信号保真度的核心指标。CLRD320在附加随机抖动(70fs vs 75fs)和附加总抖动(1.3ps vs 1.5ps)两个关键参数上分别实现了约7%和13%的性能提升。在高密度服务器背板设计中，链路预算往往以毫分贝(mdB)和飞秒(fs)为单位进行精密计算，CLRD320更低的附加抖动意味着可为系统留下更大的抖动裕量(Jitter Margin)，对于需要通过严格PCIe 5.0兼容性认证的产品而言，这一优势具有实质性的工程价值。　　2.2 回波损耗与信号完整性　　技术解读：回波损耗直接反映器件端口的阻抗匹配质量。CLRD320在16GHz频段的输入差分回波损耗达到-10dB，优于DS320PR810的-9dB;更为显著的是输入共模回波损耗指标，CLRD320在2.5~16GHz全频段内实现了-10dB至-13dB的性能，相比DS320PR810的-6dB至-9dB有大幅提升。优秀的共模回波损耗意味着器件对共模噪声的抑制能力更强，在多通道并行传输的x16配置中可有效降低通道间串扰和共模噪声向差模的转换。　　2.3 功耗与电源特性　　技术解读：正常工作模式下两款产品的有功功耗处于同一水平。CLRD320的待机功耗相对较高(RX检测等待功耗180mW vs 166mW，差异极小)，在需要频繁进入低功耗状态的边缘计算场景中需纳入设计考量。但对于始终运行的数据中心服务器而言，待机功耗占比极小。CLRD320内部集成的高性能稳压器电源轨设计可有效抵抗板级电源噪声，确保均衡性能的一致性。　　2.4 可靠性与环境适应性　　三、系统设计与工程实现　　3.1 控制接口与配置灵活性　　CLRD320采用四级(4-Level)控制输入设计，通过1kΩ下拉、20kΩ下拉、浮空(Float)、1kΩ上拉四种状态实现配置。这种方案简化了外部电阻网络的设计复杂度，降低了BOM成本，对于仅需基础EQ配置的应用场景尤为友好。　　DS320PR810采用五级(5-Level)控制输入，通过1kΩ/8.25kΩ/24.9kΩ/75kΩ下拉及浮空实现五级状态。五级设计提供了更多的配置粒度，但同时也增加了外部电阻的选型复杂度和成本。其MODE引脚L3和L4状态保留为TI内部测试模式，用户实际可用的配置级别为L0/L1/L2加浮空。　　从工程实现角度看，CLRD320的四级控制输入方案在绝大多数服务器主板和加速卡应用中已完全够用，更简单的电阻配置降低了生产环节的贴片错误率，对大批量生产更为友好。　　3.2 PCIe链路训练兼容性　　两款产品均为协议无关(Protocol Agnostic)的线性重驱动器，这一设计哲学对PCIe 5.0系统至关重要。PCIe Gen3/4/5的链路训练协议要求Tx端发送10个Preset，Rx端通过7级CTLE和单抽头DFE寻找最优均衡组合。线性重驱动器不对信号进行非线性判决或再定时，而是将发射端Preset信号透明传递至接收端，使完整的端到端信道作为整体参与链路训练。　　CLRD320的线性数据路径在32Gbps速率下保持了700mVpp的交流线性度范围，完全满足PCIe 5.0 Tx端800-1200mVpp输出摆幅的线性传输要求。自动接收器检测功能的状态机符合PCIe规范要求，支持上电检测、PERST#信号触发检测等多种检测模式。　　3.3 配置时序与系统启动　　CLRD320在系统启动速度方面展现出明显优势：EEPROM加载时间缩短33%(5ms vs 7.5ms)，POR后首次SMBus访问时间缩短40%(30ms vs 50ms)。对于支持热插拔和需要快速枚举PCIe设备的服务器平台，更快的启动时序意味着更短的服务就绪时间和更高的系统可用性。　　四、典型应用场景深度分析　　4.1 服务器主板PCIe x16插槽信号延伸　　应用描述　　在机架式服务器和塔式服务器中，CPU Root Complex的PCIe x16信号需经过PCB走线、金手指连接器到达PCIe插槽。当走线距离超过PCIe 5.0规范建议的最大信道长度时，信号完整性会严重恶化。　　方案部署：在CPU与PCIe插槽之间各放置两颗CLRD320(Tx和Rx方向各一颗，共16通道)，可将有效信道延伸距离增加12-16英寸。低至70fs的附加抖动确保延伸后的链路仍能满足PCIe 5.0 Base Spec对总抖动的严格要求，为通过PCI-SIG兼容性认证提供充足的链路裕量。　　4.2 HPC与GPU集群互联　　应用描述　　GPU集群和超级计算节点中，多个GPU通过PCIe Switch或直连方式互联，PCB走线距离较长且经过背板连接器。CXL 2.0协议在内存扩展和缓存一致性互联中的应用对信号完整性提出了更高要求。　　方案部署：CLRD320支持PCIe 5.0和CXL 2.0双协议。在x16配置中，四颗CLRD320芯片即可实现全双工16通道信号调理。20ps超低偏差确保了x16链路中16条Lane的相位一致性，优异的共模回波损耗性能可有效抑制多通道并行传输时的共模噪声耦合。　　4.3 存储区域网络与NVMe背板　　应用描述　　企业级存储阵列和NVMe SSD背板中，控制器需通过10-20英寸背板走线连接多达24个U.2/U.3 NVMe SSD插槽，高频插入损耗可达20dB以上@16GHz。　　方案部署：CLRD320最大22dB的CTLE均衡能力完全覆盖此类应用场景的信道损耗预算。x24总线宽度的支持能力意味着三颗CLRD320即可覆盖24个NVMe SSD插槽。此外还支持SAS/SATA协议(激活缓冲模式)，可在同一硬件平台上灵活支持三种SSD形态，实现通用背板(Universal Backplane)设计。　　4.4 网络接口卡与硬件加速卡　　应用描述　　100G/200G/400G智能网卡(SmartNIC)和DPU通常采用PCIe 5.0 x16接口与主机CPU通信，板卡尺寸受限于FHHL/FHFL规格，PCB面积紧张。　　方案部署：5.5mm×10mm紧凑WQFN封装适合空间受限的加速卡设计。通过EEPROM自加载模式，网卡上电后自动完成配置，无需外部MCU参与。Pin Mode模式下仅需几颗电阻即可完成功能配置，进一步降低设计复杂度。低至100ps的传播延迟对时序敏感的网络加速应用影响极小。　　4.5 UPI 2.0处理器互联　　应用描述　　多路服务器(2P/4P/8P)中，CPU之间通过Intel UPI总线进行缓存一致性互联，UPI 2.0速率高达24GT/s，与PCIe 5.0处于同一信号速率量级。　　方案部署：CLRD320明确支持UPI 2.0协议，可在多路服务器主板中部署于CPU之间的UPI链路。激活缓冲模式下禁用PCIe接收器检测，配置为通用带均衡缓冲器，完美适配UPI等非PCIe协议的传输需求。　　五、核芯互联CLRD320核心竞争优势　　六、选型建议与技术决策指南　　对于正在评估PCIe 5.0线性重驱动器的系统设计师和采购决策者，以下场景化建议可供参考：　　优先选择CLRD320的场景：　　抖动敏感型设计：当链路预算紧张，需要通过PCI-SIG兼容性认证测试，或需要为长距离信道保留最大裕量时，CLRD320 70fs的附加抖动优势可转化为测试通过率的提升。　　高频段损耗为主的信道：当PCB材料Df值较高或信道中含有较多连接器导致高频段反射严重时，CLRD320更优的回波损耗性能可改善整体信号质量。　　国产替代/信创项目：在政府、金融、电信、能源等关键基础设施领域，有明确的国产化率要求或供应链安全考量时，CLRD320是可靠的国产替代方案。　　快速启动需求：对于支持热插拔、需要快速枚举PCIe设备的服务器和存储平台，CLRD320更快的EEPROM加载和SMBus就绪时间可优化系统启动体验。　　大批量成本敏感型应用：在年用量达数十万颗的大规模部署中，CLRD320的价格优势和简化的外围电路设计可带来可观的TCO降低。　　建议综合评估的场景：　　对待机功耗有极致要求的电池供电或边缘计算设备，需根据实际工作占空比计算总功耗影响。　　工作环境温度长期接近125°C以上的极端场景，需评估结温裕量。　　已有基于DS320PR810的成熟设计需要直接替代时，建议先进行SI仿真验证和兼容性测试，确保控制输入映射关系正确。　　七、总结与展望　　通过对核芯互联CLRD320与TI DS320PR810的深度技术对比，我们可以清晰地看到，国产PCIe 5.0线性重驱动器在核心技术指标上已达到甚至部分超越了国际标杆产品的水平。CLRD320在附加抖动、回波损耗、启动时序等关键性能参数上展现出明确的竞争优势，同时在供应链安全、技术支持响应速度和成本效益方面具备国产芯片的天然禀赋。　　PCIe 5.0生态正处于快速扩张期，从服务器、存储到AI加速、网络基础设施，32Gbps高速信号调理的市场需求将持续增长。核芯互联CLRD320作为国内该细分领域的领先产品，不仅为工程师提供了高性能的信号完整性解决方案，更为中国半导体产业链在高端接口芯片领域的自主可控增添了重要一环。　　对于正在规划或设计PCIe 5.0系统的工程师而言，CLRD320是一款值得认真评估的优秀选择。建议有需求的客户联系核芯互联获取评估板(EVB)、参考设计和SI仿真模型，通过实际测试验证其在目标应用场景中的表现。
2026-05-25 10:11 阅读量：613
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