消息称台积电日本二厂将生产6纳米芯片

Release time：2023-10-17
author：AMEYA360
source：网络
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　　台积电将在熊本第二工厂量产6纳米芯片，总投资额约为2万亿日元，日本经济产业省考虑最多提供9000亿日元左右的资金支援。第二工厂投资总额可能高达约2万亿日元，或成为日本重要的半导体生产据点。

　　该工厂预计2024年夏季之前动工，2027年开始量产，力争每月量产6万个左右，预计量产线宽6纳米和12纳米的运算用逻辑半导体，计划销售给索尼集团等。

消息称台积电日本二厂将生产6纳米芯片

　　据悉，台积电在熊本的第一家工厂由熊本县的代工服务子公司日本先进半导体制造公司(JASM)运营，索尼半导体解决方案公司、丰田汽车集团和电装也参与了投资。 第二座工厂的建设规模和工艺复杂度都将超过第一座工厂。

　　根据日本政府的预测，若“日本二厂”能够成功运营，到2037年，该工厂的税收收入预计将超过政府的补贴金额。

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台积电公布A16 1.6nm工艺 预计2026年量产
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台积电公布A16 1.6nm工艺 预计2026年量产

　　近日，台积电在美国举办了“2024年台积电北美技术论坛”，披露其最新的制程技术、先进封装技术、以及三维集成电路(3D IC)技术，凭借此领先的半导体技术来驱动下一代人工智能(AI)的创新。　　据了解，台积电在此次的北美技术论坛中，首度公开了台积电A16(1.6nm)技术，结合领先的纳米片晶体管及创新的背面供电(backside power rail)解决方案以大幅提升逻辑密度及性能，预计于2026年量产。　　台积电还推出系统级晶圆(TSMC-SoWTM)技术，此创新解决方案带来革命性的晶圆级性能优势，满足超大规模数据中心未来对AI的要求。　　据介绍，A16将结合台积电的超级电轨构架与纳米片晶体管，预计于2026年量产。　　超级电轨技术可以将供电网络移到晶圆背面，为晶圆正面腾出更多空间，从而提升逻辑密度和性能，让A16适用于具有复杂信号布线及密集供电网络的高效能运算(HPC)产品。　　台积电表示，相较于N2P制程，A16在相同Vdd(工作电压)下，速度增快8-10%，在相同速度下，功耗降低15-20%，芯片密度提升高达1.10倍，以支持数据中心产品。　　除了A16外，台积电还宣布将推出N4C技术，N4C延续了N4P技术，晶粒成本降低高达8.5%且采用门槛低，预计于2025年量产。
2024-04-28 09:28 reading：366
台积电官宣1.6nm，多项新技术同时公布
行业新闻

台积电官宣1.6nm，多项新技术同时公布

　　台积电三表示，一种名为“A16”的新型芯片制造技术将于 2026 年下半年投入生产，与长期竞争对手英特尔展开对决——谁能制造出世界上最快的芯片。　　台积电是全球最大的先进计算芯片合同制造商，也是 Nvidia 和苹果的主要供应商，台积电在加利福尼亚州圣克拉拉举行的一次会议上宣布了这一消息，台积电高管表示，人工智能芯片制造商可能是该技术的首批采用者，而不是智能手机制造商。　　分析师告诉路透社，周三宣布的技术可能会让人对英特尔在 2 月份声称的将超越台积电，采用英特尔称之为“14A”的新技术制造世界上最快的计算芯片的说法提出质疑。　　台积电业务发展高级副总裁Kevin Zhang告诉记者，由于人工智能芯片公司的需求，该公司开发新的 A16 芯片制造工艺的速度比预期更快，但没有透露具体客户的名称。　　张说，人工智能芯片公司“真的希望优化他们的设计，以获得我们拥有的每一盎司性能”。　　张说，台积电认为不需要使用ASML的High NA EUV光刻机用于构建 A16 芯片的新型“高 NA EUV”光刻工具机。英特尔上周透露，它计划成为第一个使用这些机器(每台售价 3.73 亿美元)来开发其 14A 芯片的公司。　　台积电还透露了一项从芯片背面为计算机芯片供电的新技术，有助于加快AI芯片的速度，并将于2026年推出。英特尔已经宣布了一项类似的技术，旨在成为其主要竞争优势之一。　　台积电表示，随着台积电行业领先的 N3E 技术现已投入生产，N2 也有望在 2025 年下半年投入生产，台积电推出了 A16，这是其路线图上的下一个技术。A16 将把台积电的 Super Power Rail 架构与其纳米片晶体管结合起来，计划于 2026 年生产。它通过将前端布线资源专用于信号来提高逻辑密度和性能，使 A16 成为具有复杂信号路线和密集电力传输网络的 HPC 产品的理想选择。与台积电的N2P工艺相比，A16将在相同Vdd(正电源电压)下提供8-10%的速度提升，相同速度下功耗降低15-20%，并为数据中心产品提供高达1.10倍的芯片密度提升。　　分析师表示，这些公告让人对英特尔声称将重新夺回世界芯片制造桂冠的说法产生了质疑。　　分析公司 TechInsights 副主席丹·哈奇森 (Dan Hutcheson) 在谈到英特尔时表示：“这是有争议的，但从某些指标来看，我认为他们并不领先。”但 TIRIAS Research 负责人 Kevin Krewell 警告称，英特尔和台积电的技术距离交付技术还需要数年时间，需要证明真正的芯片与其主题演讲相匹配。　　据报道，台积电的新技术在北美的技术会议上宣布的，据介绍，这是公司在北美举办的第三世界会议。据相关报道，公司在会议上还公布了以下技术：　　TSMC NanoFlex 纳米片晶体管创新：台积电即将推出的 N2 技术将与 TSMC NanoFlex 一起推出，这是该公司在设计技术协同优化方面的下一个突破。TSMC NanoFlex 为设计人员提供了 N2 标准单元(芯片设计的基本构建模块)的灵活性，短单元(short cells)强调小面积和更高的功率效率，而高单元(tall cells)则最大限度地提高性能。客户能够在同一设计模块中优化短单元和高单元的组合，调整其设计以实现其应用的最佳功耗、性能和面积权衡。　　N4C 技术：台积电宣布推出 N4C，将台积电的先进技术推向更广泛的应用领域，它是 N4P 技术的延伸，可降低高达 8.5% 的芯片成本，且采用成本低，计划于 2025 年量产。N4C 提供面积高效的基础IP 和设计规则与广泛采用的 N4P 完全兼容，通过减小芯片尺寸而提高产量，为价值层产品迁移到台积电的下一个先进技术节点提供了经济高效的选择。　　CoWoS 、SoIC 和晶圆系统 (TSMC-SoW)：台积电的基板晶圆上芯片 (CoWoS ) 允许客户封装更多处理器内核和高带宽内存，成为人工智能革命的关键推动者(HBM) 并排堆叠在一个中介层上。与此同时，我们的集成芯片系统 (SoIC) 已成为 3D 芯片堆叠的领先解决方案，客户越来越多地将 CoWoS 与 SoIC 和其他组件搭配使用，以实现最终的系统级封装 (SiP) 集成。　　借助晶圆系统，台积电提供了一种革命性的新选项，可在 300 毫米晶圆上实现大量芯片，提供更强的计算能力，同时占用更少的数据中心空间，并将每瓦性能提高几个数量级。台积电的首款 SoW 产品是一种基于集成扇出 (InFO) 技术的纯逻辑晶圆，现已投入生产。利用 CoWoS 技术的晶圆上芯片版本计划于 2027 年准备就绪，能够集成 SoIC、HBM 和其他组件，以创建强大的晶圆级系统，其计算能力可与数据中心服务器机架甚至整个服务器相媲美。服务器。　　硅光子集成：台积电正在开发紧凑型通用光子引擎(COUPE)技术，以支持人工智能热潮带来的数据传输爆炸式增长。COUPE 使用 SoIC-X 芯片堆叠技术将电气芯片堆叠在光子芯片之上，从而在芯片间接口处提供最低的阻抗，并且比传统的堆叠方法具有更高的能效。台积电计划在 2025 年使 COUPE 获得小型可插拔产品的资格，然后在 2026 年作为共封装光学器件 (CPO) 集成到 CoWoS 封装中，将光学连接直接引入封装中。　　汽车先进封装：在2023年推出N3AE“Auto Early”工艺后，台积电通过将先进硅与先进封装相集成，继续满足汽车客户对更强计算能力的需求，满足高速公路的安全和质量要求。台积电正在开发适用于高级驾驶辅助系统 (ADAS)、车辆控制和车辆中央计算机等应用的 InFO-oS 和 CoWoS-R 解决方案，目标是在 2025 年第四季度之前获得 AEC-Q100 2 级资格。
2024-04-25 11:19 reading：454
消息称台积电明年为苹果量产2nm芯片
行业新闻

消息称台积电明年为苹果量产2nm芯片

　　近日，有媒体透露苹果下一代2nm芯片技术将于明年(2025年)量产。与此同时，台积电正在积极推进 2nm 工艺节点，首部机台计划今年 4 月进厂。消息称台积电已经向苹果公司展示了2nm芯片原型，预计将于2025年推出。　　报道中还提到，台积电目前正在评估工厂，计划于2027年率先生产更先进的1.4nm芯片。台积电已经于2023年第4季度开始量产其增强型3nm节点，该节点很可能在今年晚些时候首次出现在苹果设备中。　　2023年12月，新竹科学园区管理局长王永壮宣布竹科宝山一期已建设完成，台积电全球研发中心今年启用。而宝山二期工程目前正在建设过程中，同时推进台积电2nm工艺一厂和二厂，建成之后将成为台积电的第一家2nm工艺生产基地，目前各项建设工作进展顺利。　　在近几个季度的财报分析师电话会议上，台积电CEO魏哲家也多次谈到他们的2nm制程工艺，他表示研发进展顺利，在按计划推进在2025年量产，采用这一制程工艺代工的芯片，较采用3nm制程工艺代工的芯片将有更高的晶体管密度、更好的能效、更强的性能。
2024-01-19 09:27 reading：1396
台积电预计2030年实现1纳米制程芯片生产
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台积电预计2030年实现1纳米制程芯片生产

　　台积电日前在2023年IEEE国际电子元件会议(IEDM)上，发布进军至1nm制程的产品规划蓝图，这一计划与英特尔去年透露的规划类似。　　根据规划，台积电将并行推动3D封装和单芯片封装的技术路径的发展。预计在2025年，台积电将完成N2和N2P节点，使得采用3D封装的芯片晶体管数量超过5000亿个，而采用传统封装技术的芯片晶体管数量超过1000亿个。　　台积电计划在2027年达到A14节点，并在2030年达到A10节点，即1nm制程芯片。届时，采用台积电3D封装技术的芯片晶体管数量将超过1万亿个，而采用传统封装技术的芯片晶体管数量将超过2000亿个。　　据悉，台积电将使用EUV极紫外光刻、新通道材料、金属氧化物ESL、自对齐线弹性空间、低损伤低硬化低K铜材料填充等等一系列新材料、新技术，并结合CoWoS、InFO、SoIC等一系列封装技术。　　台积电在会议上还透露，其 1.4nm 级工艺制程研发已经全面展开。同时，台积电重申，2nm 级制程将按计划于 2025 年开始量产。　　尽管台积电的发展速度有所放缓，但其在半导体代工领域的竞争对手，如三星等公司，仍在不断努力追赶台积电在先进制程领域的领先地位。今年六月，三星代工公布了其最新的工艺技术发展路线图，计划在2025年推出2纳米制程的SF2工艺，并在2027年推出1.4纳米制程的SF1.4工艺。如果这些计划能够如期实现，三星有可能在与台积电相似的时间节点上实现类似的先进工艺水平。
2023-12-29 14:52 reading：1264
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