佰维董事长孙成思荣膺Embedded Computing <span style='color:red'>Design</span>“年度最具创新力人物”，ePOP5X斩获“年度最佳创意奖”
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佰维董事长孙成思荣膺Embedded Computing Design“年度最具创新力人物”，ePOP5X斩获“年度最佳创意奖”

　　近日，全球嵌入式与电子工程领域权威媒体《Embedded Computing Design》(ECD)2026年秋季刊重磅揭晓了年度评选结果。深圳佰维存储科技股份有限公司董事长孙成思凭借卓越的战略远见与创新领导力，入选“年度最具创新力人物”(2026 Most Innovative People)。同时，公司AI端侧旗舰产品ePOP5X凭借突破性的集成设计与优异性能，荣获“年度最佳创意奖”(2026 Most Innovative Product)。 这一双重殊荣，不仅是对佰维深厚技术实力与前沿创新能力的高度认可，更彰显了其全球化品牌运营能力及国际市场竞争力的持续跃升。　　01　　战略引领，构筑研发封测一体化与全球化版图　　在孙成思董事长的创新战略引领下，佰维存储依托研发封测一体化模式，持续完善从介质到产品的全栈技术布局。在技术研发方面，公司不仅深耕芯片设计、固件算法开发、先进封测、测试设备等关键环节，构筑了坚实的技术根基，还前瞻布局存储介质设计与特性研究，在小容量NAND Flash介质领域开展24nm/19nm工艺节点的SLC/MLC NAND产品开发。目前，佰维累计取得582项境内外专利，其中发明专利245项，在深厚的技术积累下，形成了AI端侧存储、工车规存储、企业级存储、PC OEM存储等覆盖云边端的全栈产品矩阵。　　在封装制造环节，公司旗下泰来科技封装工艺国内领先，目前掌握16/32层叠Die、30 μm~40 μm超薄Die、多芯片异构集成等先进工艺量产能力，达到国际一流水平。在此基础上，公司旗下芯成汉奇围绕AI硬件基础设施打造“存、算、运”综合服务平台，开发多种存算合封技术方案，进一步强化公司在存算融合领域的技术壁垒与市场竞争力。此外，在供应链保障方面，公司与主流存储晶圆厂签订长期供应协议(LTA)，并依托自有封测工厂的自动化生产管理与严格质量控制体系，为客户大规模部署提供稳定、可靠的供应保障。　　依托扎实的产业链基础与交付能力，佰维存储坚持“立足中国，面向全球”的市场战略，持续提升全球化品牌运营能力与国际市场竞争力。目前，公司已深度渗透全球多领域头部客户，产品广泛应用于Meta、Google、小米、OPPO等知名企业的AI/AR眼镜及智能穿戴设备，并成功进入联想、HP、华硕等全球PC大厂供应链，累计导入国内外40余家汽车主流主机厂及Tier1供应商。其中，核心企业级产品已成功进入多家头部OEM厂商、AI服务器厂商及头部互联网企业的供应体系，PCIe SSD、SATA SSD等产品实现批量供货。　　同时，公司积极推进主营业务的国际化布局与本地化布局，深度融入当地市场，快速响应客户需求，构建起覆盖亚洲、北美、南美、欧洲等重点区域的服务网络，进一步提升全球化运营能力。凭借产品创新能力、稳定交付保障和全球高效服务网络，佰维存储的全球化品牌影响力与市场竞争力持续跃升。　　02　　创新突破，ePOP5X重新定义智能穿戴存储　　本次荣获“年度最佳创意奖”的ePOP5X，是佰维针对小型化智能穿戴设备打造的旗舰级理想存储解决方案。ePOP5X将eMMC 5.1与LPDDR5X高度集成于单一ePOP封装中，节省超40%的PCB空间，其超薄小尺寸设计(最薄可达0.51mm)在有限空间内实现了更高性能与更大容量。　　ePOP5X支持高达8533 Mbps的LPDDR5X数据传输速率，容量最高可达64GB+32Gb，在极小空间内实现了带宽与容量的双重突破。同时，该产品具备-25℃~85℃工作温度与超低功耗设计，在严苛环境中保持稳定的可靠性和耐久性。此外，ePOP5X还集成了HS400高速接口、固件更新(FFU)、系统信息保护及强大的纠错管理机制，以卓越的可靠性完美适配智能穿戴、智能眼镜、VR/AR等AI新兴端侧设备。凭借高度集成的系统级封装优势，ePOP5X在内部完成eMMC与LPDDR5X的高速互联，省去传统分立方案中繁琐的PCB走线与调优环节，大幅降低设计与集成难度，助力客户缩短产品研发周期，加速终端产品量产上市，抢占市场先机。　　03　　结语　　佰维存储始终以技术创新为核心驱动力，持续加大技术研发投入，完善AI端侧存储、工车规存储、企业级存储与PC OEM存储的产品布局，巩固研发封测一体化能力，推出更高性能、更高可靠、更大容量及更优TCO的存储解决方案。此次获评ECD“年度最具创新力人物”、“年度最佳创意奖”，既是对佰维存储技术实力与市场贡献的高度肯定，也标志着公司在全球化征程上迈向了新台阶。　　未来，佰维存储将持续深耕半导体存储器研发设计、先进封测与全球品牌运营，依托研发封测一体化的全栈技术能力，以更高的产品力、技术创新力与体系化服务能力，为全球用户提供高效、可靠、智能的存储解决方案。
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发布时间：2026-10-08 17:15 阅读量：182 继续阅读>>
美光与Cadence <span style='color:red'>Design</span> Systems合作，加速DLEP验证和合规进程
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美光与Cadence Design Systems合作，加速DLEP验证和合规进程

　　半导体生态系统是一个高度复杂、互相关联的框架，其中包括各种行业、技术和机构，旨在促进半导体器件的设计、制造、分销和应用。设计和知识产权 (IP) 提供商是该框架的组成部分，在经历了各种大幅演变之后，这些提供商已成为当代芯片开发中不可或缺的参与者。　　随着上世纪 80 年代电子设计自动化 (EDA) 工具的出现，以及上世纪 90 年代半导体 IP 产业的发展，片上系统 (SoC) 设计越来越依赖于可复用的 IP 模块。目前，在 SoC 所包含的器件中，超过 80% 为可复用 IP，典型的芯片会集成 200 多个 IP 模块。1　　在半导体市场引入新技术，是一个相当复杂的过程。其中生态系统伙伴(包括 IP 提供商和验证 IP (VIP) 软件供应商)对新技术的支持程度往往起着决定性作用——可能会阻碍新技术的普及，也可能加速商业上的成功。　　美光与 Cadence Design Systems 之间的战略合作，标志着内存技术进步旅程中的重大里程碑。此次合作的重点是将直接链路 ECC 协议 (DLEP) 功能嵌入 Cadence 最新的 LPDDR5/5X 内存控制器 IP、物理层 (PHY) IP 和验证 IP (VIP) 中，从而显著提高人工智能、汽车和数据中心应用中的系统性能。　　DLEP 在内存技术中的重要性　　DLEP 是一项重大创新，旨在解决传统内联纠错码 (ECC) 技术的固有局限性。对于现代车辆中的高性能 AI 应用和高可靠性高级驾驶辅助系统 (ADAS) 应用而言，该技术尤为重要。DLEP 的核心优势在于其能够回收较大比例的有效负载内存空间和带宽，否则这些空间和带宽将被分配给内联 ECC 使用。这种回收能力，是 DLEP 能够提高系统性能和资源效率的基础。美光与 Cadence 携手合作，充分实现了这些增强功能。　　DLEP 是一项重大创新，旨在解决传统内联 ECC 技术存在的局限性。DLEP 所实现的改进对于需要高可靠性和极高性能的应用至关重要，例如汽车行业中的 AI 加速器和 ADAS。使用标准 DRAM 与使用支持 DLEP 的 DRAM 进行 ECC 数据传输的对比　　DLEP 的主要优势之一是它能够回收相当大比例的有效负载内存空间、至少 6% 的额外可寻址内存空间和带宽，可将带宽增加 15% 至 25%。如果没有 DLEP，这些空间和带宽将被用于内联 ECC 纠错。这种回收能力可带来系统性能和效率的提高，从内存管理的角度来看，功耗(pJ/b，皮焦耳/位)可降低约 10%。2 美光与 Cadence 之间的合作确保了这些优势的充分发挥。　　从图中可以看出，与内联 ECC 相比，DLEP 的带宽要增加 15% 至 25%　　通过战略合作确保集成和验证　　美光的高级 DLEP 功能已无缝集成到 Cadence 的 LPDDR5/5X IP 组合和 VIP 工具套件中。这种集成旨在优化复杂 SoC 设计的验证过程，从而能够在各种应用中高效部署 DLEP 技术。VIP 解决方案对于验证新兴内存技术的运行和效率起到重要作用。美光与 Cadence 建立了稳固的合作关系，以确保 DLEP 的快速普及，从而为内存技术确立新的标准。　　Cadence 的 VIP 工具集提供了一些至关重要的优势，例如对复杂 SoC 架构进行彻底验证、提高验证准确性、加速产品上市、降低成本，以及协议合规性评估和自动测试生成等高级功能，所有这些优势都有助于可靠、高效地部署新的内存解决方案。Cadence 的 LPDDR5X VIP 内存模型3支持 DLEP 功能，允许开发人员在调试模式下访问用于存储 ECC 的额外内存单元，在读取/写入时即时回调覆盖存储位的值，以及在启用 DLEP 时检查被禁用的模式。　　这种集成方法有助于充分实现 DLEP 技术的优势，为下一代解决方案提供底层支持。　　DLEP 在 AI 和汽车应用中的优势　　将 DLEP 集成到内存架构中，可为 AI、汽车行业以及其他需要增强的可靠性、卓越性能、数据完整性和更高能效的行业带来巨大优势。所有这些优势相结合，可延长任务关键型系统的正常使用期限。此外，这些技术进步还有助于降低成本，增大 DLEP 技术所带来的价值。　　推动 DLEP 普及　　Cadence 与美光的合作正在推动 DLEP 技术普及，使系统设计人员能够实现更高的带宽、更好的内存利用率、更低的功耗，同时满足严格的功能安全要求。通过将 DLEP 集成到 Cadence 的 LPDDR5/5X 控制器、PHY IP 和 VIP 中，工程师可从经过硅验证的强大解决方案中受益——这些解决方案可简化验证过程，缩短产品上市时间。随着数据密集型工作负载和安全关键型工作负载不断增加，Cadence 和美光的合作为汽车、AI 等领域带来了高效可靠的高性能内存解决方案。　　1带有增强型 ECC 功能的 LPDDR5X 直面汽车行业挑战 | 美光科技。 典型内联系统 ECC 方案与 DLEP 进行对比测试的结果值　　2《知识产权的发展趋势》，全球半导体联盟知识产权利益小组　　3https://www.cadence.com/en_US/home/tools/system-design-and-verification/verification-ip/simulation-vip/memory-models/dram/lpddr5.html
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发布时间：2026-03-12 13:55 阅读量：1040 继续阅读>>
取消预付授权费,<span style='color:red'>Design</span>Start 这回玩大了
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取消预付授权费,DesignStart 这回玩大了

　　ARM日前宣布对DesignStart项目进行升级，不但加入Cortex-M3内核及相关IP子系统，还取消了预付授权或者评估费用，改以产品成功量产出货后才收取版税的模式运作，旨在降低开发风险。　　DesignStart，是ARM为嵌入式设计开发者、初创企业以及OEM厂商能够快速获得其IP而推出的一项计划，2010年起开始运作。继两年前ARM通过DesignStart开放Cortex-M0系统后，日前，ARM又宣布对该项目进行升级，不但加入ARM Cortex-M系列中最成功的处理器 Cortex-M3及相关IP子系统，还取消了预付授权或者评估费用，改以产品成功量产出货后才收取版税的模式运作，旨在降低开发风险。　　“帮助开发者以更简单、更快速、更低风险的途径实现定制化SoC，一直是我们运作DesignStart项目的初衷。”ARM计算产品事业部高级产品营销经理Phil Burr说，Cortex-M0和Cortex-M3的累计出货量已经超过200亿，其中有一半的出货是在过去几年完成的。截至目前，基于这两个处理器的SoC出货量达到了每小时50万颗，通用性、极小的尺寸和低功耗是M0/M3处理器广受欢迎的重要原因，并由此促成了许多使用更小电池、自我能源采集的应用。　　在去年秋季的ARM TechCon上，软银集团主席暨总裁孙正义阐述了为什么软银要收购ARM以及ARM在其“全球一万亿互联设备”这一愿景中所扮演的角色。在Phil Burr看来，要实现这一愿景，就需要嵌入式智能能够在一个公共平台上非常便于获取并且具有很好的成本效益，而定制化SoC是能够降低复杂程度和成本，提高差异化和效率，并简化供应链的。　　Tirias Research在其最新发表的白皮书中指出，定制化SoC可以给OEM厂商带来业绩增长以及净利润方面的优势，并指出“ASIC可能能够为产品加入更多的性能，并打开销路。而通过减小电路板尺寸和减少昂贵的分立元件的数量则能够提高净利润。” 在Phil Burr列举的一个案例中，S3 Group通过开发一个基于ARM的定制化SoC用于工业控制方面，实现了功耗降低70%，部件成本降低80%，PCB板尺寸降低75%的效果。　　版权费起始价格：3美分　　但是，能真正开启这些定制化SoC潜能并且加速其上市时间的，是大量经过验证的、可用的软件和中间件，是那些非常容易获取的开源支持、工具以及欣欣向荣的生态系统，脱离了这些，一切都有可能成为“纸上谈兵”。　　在加强版的DesignStart项目中，用户通过一个简单的可下载授权，即可在项目商业开发初期，进行定制化CPU的设计、评估和原型开发。而通过在线获取ARM CoreLink SDK-100(一个已获证实的子系统和系统IP解决方案)、CoreLink SSE-050子系统和已获验证的对mbed OS的支持，开发效率实现了10倍以上的提升。此外，作为生态系统型的公司，ARM还在该项目中提供了来自ARM以及ARM认证的设计公司合作伙伴的设计辅助服务，以及数以千计的物理IP库，以实现最快、最高效的芯片实施。　　也就是说，如果用户只想即时免费地获得评估、设计、原型这样类型的服务，可以通过DesignStart Eval获得Cortex-M0和Cortex-M3的子系统；如果还想再进一步，希望开发自己的定制化芯片，就可以使用DesignStart Pro获得。只需在DesignStart门户网站上注册，签订一个简单的合同，就可以访问并获得全套的商用化SoC IP资源了。　　取消预付授权或者评估费用的政策对初创公司而言是极具吸引力的。Phil Burr展示的数据显示，500万单元的开发成本(版权费)将低于20万美元。折算下来，Cortex-M0的版权费约为4.5美分，Cortex-M3的版权费起始价是3美分。如果出货量极高的话，ARM方面还有更为灵活的收费模式可以配套。因此，客户可以自行选择使用DesignStart，还是现有ARM标准化的授权商业模式去获得Cortex-M0/Cortex-M3技术。20170628-ARM-5　　还有哪些特别帮助？　　除了提供处理器外，让我们再来看看ARM还为DesignStart项目准备了哪些资源？　　文档和视频教程　　开发者可以获取ARM Cortex-M0和ARM Cortex-M3文档，包括RTL和FPGA Testbench用户手册、Quickstart手册和定制化手册。还有一些非常有用的视频教程：起步Cortex-M3 DesignStart、模拟RTL测试、用Cortex-M3 DesignStart在ARM FPGA板上创建原型。　　DesignStart论坛支持　　加入免费的DesignStart论坛，向其他对DesignStart感兴趣的人提问，共同分享并相互学习。　　培训　　参加ARM培训课程，课程主题涵盖：Cortex-M0和Cortex-M3硬件；Cortex-M0和Cortex-M3 (ARMv7M)软件；以及系统(硬件与软件组合)。课程形式包括私人教室、公开虚拟教室或者在线授课，多种方式均可进行。　　特别技术支持　　ARM Support全球团队工程师提供全天候的线上和电子邮件支持，用户会得到迅速回复以及在线实例追踪工具。　　设计服务　　ARM将提供设计建议、技术参数协助、并与授权的设计公司合作，共同设计定制化SoC。　　DesignStart RTL审核　　DesignStart RTL审核能够帮助验证SoC设计中所涉及的信号连接、存储系统配置、系统性能、调试系统以及时钟和功耗等方面的问题，降低流片前的风险。在通过审核后，用户将在两周内得到一份详细的报告。
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发布时间：2017-06-29 00:00 阅读量：2385 继续阅读>>

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