新品发布 | 核芯互联发布CLAFE500国产高性能8通道AFE模拟前端芯片

发布时间：2026-08-28 10:51
作者：AMEYA360
来源：核芯互联
阅读量：172

　　核芯互联推出CLAFE500—— 一款专为工业超声成像、水下声纳与探测系统、多通道雷达接收阵列等高端应用场景打造的高度集成模拟前端(AFE)解决方案。该芯片以卓越的信号链性能、完整的TGC成像路径和极低的功耗表现，为声纳及超声系统带来优质的图像质量。

　　01

　　芯片简介及实拍

　　CLAFE500采用多芯片模块(MCM)形式实现，内部集成3个物理裸片：两个4通道AFE裸片(AFE1 / AFE2)及一个8通道ADC裸片，在紧凑的封装内实现8通道完整信号链。

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　　CLAFE500芯片实物(正面丝印&BGA焊球阵列)

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　　裸片互连架构图

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　　8通道简化框图

　　02

　　核心性能指标

　　CLAFE500在1.8V单电源供电下工作，支持-55°C ~ 105°C宽温范围，典型25°C测试条件下展现出优异的模拟前端性能：

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　　03

　　完整信号链架构

　　每通道集成低噪声放大器(LNA)、时间可编程增益放大器(TPGA)、可编程增益放大器(PGA)和低通滤波器(LPF)，配合后端 14bit ADC，形成一条完整的增益补偿 / 时间增益补偿(TGC)成像路径。

　　LNA低噪声放大器：支持 12 / 18 / 24 dB 三档增益，单端输入转差分输出，采用专有 MOSFET 输入架构实现超低噪声

　　TPGA时间可编程增益：-8 ~ 40 dB 连续可调，0.25 dB 步进，支持固定增益模式与上升/下降斜坡 TGC 模式

　　PGA可编程增益：-12 ~ 30 dB，6 dB 步进，灵活适配不同灵敏度需求

　　LPF低通滤波器：3 阶巴特沃斯有源滤波，六档带宽可选(145kHz ~ 1320kHz)，自动匹配增益优化动态范围

　　14bit ADC：8 个物理 ADC 核，ENOB 达 12.5 bit，SNR 77 dBFS，LVDS 串行数据输出

　　04

　　灵活的时间增益控制

　　针对声纳及超声成像中信号随深度衰减的特点，CLAFE500内置强大的TGC引擎：

　　支持上升/下降斜坡模式，通过TGC_SLOPE、TGC_UP_DN 等外部引脚实时控制增益变化;起始增益、停止增益、正/负步进及步进频率均可通过寄存器灵活配置，实现随时间精确变化的增益曲线，有效补偿声波在介质中的传播损耗。

　　同时，芯片具备快速且一致的过载恢复能力，输入大信号阻塞后输出可在极短时间内恢复正常，确保成像连续性。

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　　上升/下降斜坡模式

　　05

　　评估板方案

　　为帮助客户快速验证与导入，核芯互联同步推出CLAFE500官方评估板(EVB)。板载完整电源管理、FPGA 数据采集及多通道SMA输入接口，开箱即可进行性能评测。

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　　CLAFE500 V1评估板(2026年7月版)

　　06

　　典型应用场景

　　针对声纳及超声成像中信号随深度衰减的特点，CLAFE500内置强大的TGC引擎：

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　　07

　　接口与易用性

　　CLAFE500采用标准SPI接口进行寄存器配置，AFE1、AFE2、ADC三裸片共享 SDI / SCLK，独立CS / SDO，便于MCU / FPGA 灵活控制。数字输出采用LVDS差分接口，支持SDR/DDR两种模式，单通道14bit串行数据速率高达 280 Mbps，帧时钟与位时钟齐全，简化后端 FPGA 接收设计。

　　芯片同时支持硬件关断(PD / PD_FST)与软件关断，可根据系统功耗策略灵活选择，关断响应快速彻底。

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2026-08-03 14:07 阅读量：391
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